CN103715114A - 用于可适性自对准双图案成型的基于序列内测量的过程调谐 - Google Patents

用于可适性自对准双图案成型的基于序列内测量的过程调谐 Download PDF

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Abstract

本申请公开了用于可适性自对准双图案成型的基于序列内测量的过程调谐。一种用于可适性自对准双图案成型的设备及其方法。该方法包含提供基材给处理平台，处理平台配置为执行蚀刻过程和沉积过程；及测量单元，其配置用于真空中临界尺寸(CD)测量。真空中CD测量用于过程序列处理平台的前馈可适性控制，或用于腔室过程参数的反馈与前馈可适性控制。在一个方面中，多层掩模层叠的第一层被蚀刻以形成样板掩模；对样板掩模做真空中CD测量；并且邻接样板掩模形成间隔物，使之达到与样板掩模的CD测量相关的宽度。

Description

用于可适性自对准双图案成型的基于序列内测量的过程调谐
本发明专利申请是国际申请号为PCT/US2009/050264，国际申请日为2009年7月10日，进入中国国家阶段的申请号为200980127210.4，名称为“用于可适性自对准双图案成型的基于序列内测量的过程调谐”的发明专利申请的分案申请。
技术领域
本发明的实施例是关于半导体处理的领域，尤其是关于自对准双图案成型(SADP)。
背景技术
图1A至C示出传统半导体微影过程的横剖面图。参照图1A，在半导体层叠102上方提供光阻剂层104。掩模或标线片106放置在光阻剂层104上方。微影过程包括将光阻剂层104暴露至具有特定波长(λ)的辐射(hν)，如图1A的箭头所示。参照图1B，光阻剂层104随后经过显影，以移除光阻剂层104暴露至光的部分，并且在半导体层叠102上方提供图案化光阻剂层108。图案化光阻剂层108的每特征的宽度以特征的宽度‘x’以及介于每一特征的间的间隔‘y’示出。宽度‘x’加上间隔‘y’称为节距(pitch)p。
参照图1C，可减少特征的CD或宽度‘x’，以在半导体层叠102上方形成图案化光阻剂层110。CD可由图1A所示的微影步骤期间过度暴露光阻剂层104或由修整图1B所提供的图案化光阻剂层108，而缩小或“偏置”。不过，特征CD的减少是以特征间增加的间隔作为代价，如图1C的间隔‘y’所示。
特定微影过程的分辨率限制的特点在于特征具有临界尺寸(CD)，临界尺寸等于特征间的间隔(例如，x＝y，如图1B所示使x和y两者等于“半节距”)。传统的193nm微影系统可提供130nm的最小节距p和65nm的半节距。为了减少基材中形成的图案的有效半节距，对密度敏感的集成电路(IC)产品线（诸如动态随机存取内存(DRAM)）追求双图案成型(DP)。一般而言，DP法相继地微影图案化基材两次，每一图案化操作以不同的掩模和宽松的半节距执行。两个结果图案交错以组成基材上的特征，其所具有的半节距比单独的任一图案的半节距小。两图案的成分接着转移到基材中，以在基材中定义图案，其所具有的半节距低于以所用的特定微影技术可微影达成的(例如，“次最小半节距”)。
由于DP法相对独立于所用的微影技术，其可以193nm微影技术和高NA或EUV微影技术实行，以提供次最小半节距。不过，DP法可能成本昂贵，尤其是因为生产周期，生产周期在DP法使用许多额外操作来图案化特定层时增加。
发明内容
本发明的实施例包括用于可适性自对准双图案成型(SADP)的基于序列内测量的调谐的方法。在实施例中，在整体的SADP过程中，将例如真空中光学CD(OCD)测量的真空中测量和处理平台结合。在实施例中，一或多个在过程操作之间执行的真空中测量操作提供反馈和前馈参数的任一者或两者，以可适性地确定SADP过程中的腔室序列，或可适性地调整用于整体的SADP过程序列的特定操作中的过程参数。
在实施例中，将第一基材装载至处理平台中；蚀刻多层掩模层叠的第一层以形成样板掩模；执行样板掩模的真空中CD测量；及邻接样板掩模形成间隔物，使之达到与样板掩模的CD测量相关的宽度。第一基材随后从处理平台卸载。在示例实施例中，真空中CD测量为光学CD(OCD)测量。
在一个实施例中，间隔物由首先在样板掩模上方沉积具有与样板掩模的CD测量相关的厚度的材料层而邻接样板掩模形成。间隔物蚀刻接着执行，以暴露样板掩模并形成间隔物。可执行真空中CD测量，以确定所沉积的层厚度，并在各向异性蚀刻沉积层以形成间隔物之前，依据测量确定是否通过再沉积增补沉积层厚度或是各向同性蚀刻沉积层。在实施例中，至少一个薄膜沉积的过程参数是基于样板掩模的真空中CD测量，或至少一个各向异性蚀刻的过程参数是基于沉积层厚度的真空中CD测量。相关的参数可包含，举例来说，过程时间、过程气流、内部：外部射频源线圈功率比、内部：外部电极温度比、内/外气流比和磁场强度。
在另一实施例中，将第一和第二基材装载至处理平台中；第一特征蚀刻至位于第一基材上方的层中。接着执行第一特征的第一真空中OCD测量，且第一薄膜接着沉积在第一特征上方。第一蚀刻腔室进一步用于蚀刻第二特征至位于第二基材上方的层中。在实施例中，第一薄膜沉积的过程参数和第二特征蚀刻的过程参数两者皆与第OCD测量相关。在进一步的实施例中，第二特征CD接着以第二真空中OCD测量特征化，且第一CVD腔室使用与第一或第二真空中OCD测量的至少一个相关的沉积参数在第二特征上方沉积薄膜。第一和第二基材接着作为具有自对准双图案成型的基材从处理平台卸载。
等离子体处理平台的实施例包括移送腔室，其配置为以次大气压操作；一或多个过程腔室，其配置为执行蚀刻或沉积，并连接至移送腔室；测量单元，其配置为用于真空中临界尺寸测量，并连接至移送腔室或过程腔室的任一者；及一或多个控制器，其配置为通过一或多个过程腔室处理基材，其中基于基材蚀刻后从测量单元接收的CD测量，由一或多个控制器确定至少一个沉积过程参数。
附图说明
本发明的实施例以示例而非限制的方式示出，在附图中：
图1A至1C示出对特征进行偏置以减少临界尺寸的传统装置；
图2示出根据本发明的实施例的可适性SADP过程的流程图；
图3A至3H示出根据本发明的实施例的表示SADP过程中的连串操作的剖面图；
图4示出根据本发明的实施例的包括整体的真空中测量的多腔室整体SADP处理平台；及
图5示出根据本发明的实施例的示例计算机系统过程的框图。
具体实施例
贯穿此专利说明书的参照“实施例”意指将连同实施例叙述的特定的特征、结构、材料或特征包含在本发明的至少一个实施例中。因此，贯穿此专利说明书的不同地方所出现的“在实施例中”的措辞不必指称本发明的相同实施例。在下列叙述中，提出许多具体细节，例如，制造条件和材料，以提供对本发明的彻底了解。不过，特定实施例可在缺乏一或多个这些特定细节的情况下实行，或和其它已知方法、材料与设备结合实行。此外，所叙述的特定特征、结构、材料或特征可以任何适当方式在一或多个实施例中相结合。亦须了解，特定实施例可在非互斥处相结合。附图为说明表示，且不必按比例绘制。
如此处所用的“上方”、“下方”、“之间”和“之上”这些词指的是构件相对其他构件的相对位置。就这点而言，举例来说，配置在另一构件上方或下方的构件可直接与另构件接触，或可具有一或多个介入构件。此外，配置在构件之间的构件可直接和两个构件接触，或可具有一或多个介入构件。反之，位于第二构件“之上”的第一构件是和第二构件相接触的。此外，构件相对于其它构件的相对位置是在假设相对基材执行各项操作而不考虑基材的绝对定向的情况下提供的。
下列详细叙述的某些部分依据操作的算法和符号表示法以计算机内存内部的资料位呈现。除非以其它方式具体陈述，否则可从下列讨论明白了解贯穿所有叙述的利用诸如“显示”(display)、“接收”(receive)、“固定”(consolidating)、“产生”(generating)、“更新”(updating)等词的讨论，是指计算机系统或类似的电子计算装置的动作和处理，其将计算机系统缓存器以及内存内部的以物理(电子)量表示的资料操作并转换为计算机系统内存或缓存器或其它这类信息储存、传输或显示装置内部的以类似物理量表示的其它资料。
SADP通常为多步骤的硬掩模过程，其中基材上方的最后掩模不属于光敏性材料。SADP利用蚀刻和沉积过程的操作序列，其能够从单微影定义的掩模形成具有从微影印刷减少的节距及/或CD的双图案成型。举例来说，根据SADP过程制造间隔物掩模，其具有形成为邻接样板掩模的侧壁的间隔物线。对于样板掩模的每条线，产生两条间隔物掩模线。可因而制造出间隔物掩模，对每条线提供本质上相同的临界尺寸(或更小)，但在特定区域则具有双倍线密度。
已发现用在SADP过程中的过程操作比在集成电路(IC)等制造中执行的传统过程序列需要更严格的过程控制。为了达到这类过程控制，有利的实施例将一或多个过程腔室连同真空中测量单元结合至单个主机上。一或多个过程腔室配置为执行蚀刻和沉积两种过程。虽然使基材在整个整体的SADP过程中维持在真空状态下并非必要的实体需求(例如，为了防止天然的氧化物形成等)，但因为能以闭路方式管理以及可适地控制不同过程，结合至单个主机上仍可改善过程控制。SADP过程接着可视为单元操作来管理，其以微影定义掩模基材作为输入(例如，平台入口负载锁定)，并输出硬掩模基材(例如，平台出口负载锁定)。相对于需要个别单元操作、跨部门制造和工程团队等的管理与执行系统(MES)层级的整体的全工厂范围的解决方案，由整体SADP过程实现的CD和节距减少可随后可适地被控制在单个主机的范围内。
作为整体处理平台，整体SADP过程的控制可由适应个别过程中的变异而非仅独立控制数个单独过程的每个至最小层级的变异来改善。举例来说，导致稍高于理想值的CD不均匀性的具有小过程窗的特定蚀刻过程(例如，BARC层蚀刻)仍可成功用在可适地调谐具有较大过程窗的后续过程，以改善CD不均匀性之处(例如，BARC特征修整)。
虽然本发明的实施例可应用至数个复杂的过程序列，图2示出示例的可适性SADP过程200的流程图，其利用多个序列内测量操作。在特定实施例中，依据SADP序列的特定过程的变异性，可在没有其它操作的情况下使用针对可适性SADP过程200所述的测量操作的任何一个。图3A至3G提供当基材完成可适性SADP过程200的特定操作时的进一步图解。图4示出示例的多腔室处理平台400，其配置为执行整体过程，例如，可适性SADP过程200。图5示出示例的计算机系统，其可配置为整体处理平台（例如，多腔室处理平台400）的控制器。
首先参照图4，多腔室处理平台400可为此技术中已知的任何平台，其能够同时可适地控制多个过程模块。示例实施例包含OpusTMAdvantEdgeTM系统或CenturaTM系统，两者商业上皆可由加州圣塔克拉拉(Santa Clara)的Applied Materials,Inc.购得。
本发明的实施例进一步包含测量(IM)腔室，例如，多腔室处理平台400的IM腔室425，其结合至处理平台中。虽然示出为直接连接至移送模块401的专用模块，IM腔室425亦可结合至一或多个过程腔室402、405、410、415或420中。IM腔室425提供控制讯号，以允许整体蚀刻及/或沉积过程的可适性控制，例如图2的可适性SADP过程200。IM腔室425可包含任何测量，其能够在真空下(真空中)以自动化方式测量CD及/或特征节距，和CD及/或特征节距的均匀性。范例包含，但不受限于，光学技术，诸如反射测量术和散射测量术，或电子显微镜技术，如SEM。在尤其有利的实施例中，使用真空中光学CD(OCD)技术。
此处提到的OCD技术亦可称为散射测量术，并提供在制造过程期间特征化基材参数的潜力。实行上，将光引导至形成在基材上的周期光栅，并测量与分析反射光的光谱，以特征化光栅参数。特征化参数可包含临界尺寸(CD)、侧壁角度(SWA)、特征高度(HT)和任何其它改变材料的反射率和折射率的参数。光栅的特征化因此可特征化基材，并为用于可适性控制形成光栅和其它基材特征所使用的过程腔室402、405、410、415和420提供基础。
过程腔室402、405、410、415和420在基材上执行特定操作，例如，剥离腔室402中的薄膜移除，蚀刻腔室405、415和420中的薄膜图案化，以及CVD腔室410中的薄膜沉积。示例的等离子体蚀刻腔室包括DPSAdvantEdge、
Figure BDA0000448605740000061
或EnablerTM，以上所有皆由美国加州的应用材料所制造。示例的沉积腔室包含DxZTM和XT ProducerTM，两者亦由美国加州的Applied Materials制造且商业上可由此购得。须了解其它蚀刻和沉积腔室亦可用于实行本发明的实施例。
在替代实施例(未示出)中，连接至包含IM的平台的任何一个过程腔室配置为执行蚀刻和沉积两种操作。举例来说，在多腔室处理平台400中，蚀刻腔室405、415和420可进一步配置为同样执行CVD腔室410的薄膜沉积。在这类实施例中，本文别处叙述的任何一或多个薄膜沉积过程可在与本文别处叙述的任何一个蚀刻过程相同的腔室内部执行。因此，在替代的实施例中，单独的蚀刻和沉积腔室的背景中所叙述的过程控制方法在配置为执行蚀刻和薄膜沉积两者的过程腔室的配方步骤间执行。
如进一步在图4中所示，多腔室处理平台400进一步包含基材对准器腔室425和负载锁定腔室430的保持卡匣435和445，二腔室连接至包含机械手臂450的移送腔室401。
本发明的实施例进一步包括过程腔室配方参数的可适性控制和过程腔室序列的可适性控制，特定基材在整体过程期间暴露至此序列(例如，可适性SADP过程200)。在示例实施例中，过程配方参数的可适性控制和过程序列的可适性控制经由控制器470在多腔室处理平台400上执行。控制器470可为任何形式的通用数据处理系统，其可在工业设定中用来控制不同的子处理器和子控制器。一般而言，控制器470包括中央处理单元(CPU)472，在其它共享部件中，其与CPU472和内存473以及输入/输出(I/O)电路系统474通讯。举例来说，CPU472所执行的软件指令导致多腔室处理平台400将基材装载至蚀刻腔室405中，并执行蚀刻过程。
在实施例中，腔室过程和腔室序列的可适性控制依据IM腔室425所产生的基材测量资料。控制器470可存取储存在内存473中的查对表，以基于来自IM腔室425的测量资料确定过程参数。在某些实施例中，统计过程模型，例如类神经网络模型，可储存在内存473中并由控制器470存取，以基于来自IM腔室425的CD测量输入可适地确定蚀刻或沉积过程的参数。利用OCD控制讯号的示例闭路过程控制系统为TransformaTM，商业上可由Applied Materials,Inc.购得。
在实施例中，可适性SADP过程的至少一个操作的处理时间依据IM腔室425在相同基材(例如，前馈控制讯号)或在先前处理的基材(例如，反馈控制讯号)的任一者上所执行的真空中CD测量。在其它示例实施例中，过程参数，例如但不受限于，过程压力、总射频功率、气流、源：偏压射频功率比、内部：外部射频源线圈功率比、内部：外部电极温度比、内部：外部气流比或磁场强度，是基于、依据、或响应可适性SADP过程期间所做的真空中CD测量而调谐至定点。这类可适性控制可适用于修正不准确或不精确(高度不均匀)的中间CD。
在示例实施例中，通过调变充电和中性等离子体物种的任一者或两者跨基材直径的密度而响应真空中CD测量来调谐可适性SADP过程的过程。举例来说，在包括能够跨基材直径施加具有可变强度的磁场的充电物种调谐单元(CSTU)的等离子体蚀刻腔室中，CSTU值可基于来自IM腔室425的真空中CD测量来设定。示例的CSTU值包括接近基材外围的第一磁线圈和接近基材中心的第二磁线圈，以在任何蚀刻腔室405、415或420的内部区域以及外部区域的任一者或两者中提供介于0G和约25G的间的磁场。CD的均匀性可以通过控制CSTU来调变，以减少跨基材直径的‘W’或‘M’特性。‘W’或‘M’指的是跨基材直径的蚀刻性能中的差异，其中，举例来说，和位于基材半径的一半处相比，在基材中心和边缘处的蚀刻率或底部CD可为高或低。
在另一示例实施例中，允许气体跨晶圆直径以不同的体积流量引入蚀刻腔室中的中性物种调谐单元(NSTU)还可基于真空中CD测量用于调谐蚀刻过程(例如，扩大已蚀刻的间隔或特征的底部CD)。当结合使用时，CSTU的特定设定和NSTU的特定设定共同良好地执行，以致高的内部：外部直径气流比可受惠于相对较高的内部：外部磁场比。举例来说，在蚀刻剂气体混合物以NSTU的“仅有内部”设定实现的实施方式中，发现具有大致12G内部：8G外部的混合的内部：外部直径磁通量比的CSTU提供跨晶圆的改善的蚀刻均匀性，并减少‘W’或‘M’的蚀刻特性。
在另一示例实施例中，以硬件配置定点调变基材温度而响应真空中CD测量，来调谐可适性SADP过程的过程。对在可适性SADP过程中蚀刻的某些层而言，蚀刻率可以基材温度进行操纵。此外，在蚀刻设备中可能提供多个温度控制区域，以进一步调谐跨基材直径的蚀刻率，以改善CD均匀性。使用这类双区域系统，内部：外部电极温度比可基于真空中CD测量而针对特定基材来进行调谐。举例来说，在蚀刻腔室415中，基材455在最接近基材中心的点上的温度可控制在第一定点，例如，20℃，同时将基材在最接近基材外围的点上的温度控制在第二定点，例如，25℃，以改善非晶碳层蚀刻的跨晶圆的均匀性。
回到图2，可适性SADP过程200始于操作202，其将第一基材装载至处理平台中。在示例实施例中，处理平台为图4的多腔室处理平台400。如进一步于图3A所示，在第一基材上方为光阻剂掩模301，其可由适于用在微影过程中的材料构成。在特定实施例中，光阻剂掩模301由正光阻剂材料构成，例如但不受限于，248nm光阻剂、193nm光阻剂、157nm光阻剂、极紫外线(EUV)光阻剂或具有重氮萘醌(diazonaphthoquinone)敏化剂的酚醛树脂矩阵。在另一实施例中，光阻剂掩模301由负光阻材料构成，例如但不受限于，聚顺异戊二烯(poly-cis-isoprene)或聚桂皮酸乙烯酯(poly-vinyl-cinnamate)。
在光阻剂掩模301下方为样板掩模前驱物层302，其配置在层叠300上方，层叠300包括基材310以及位于其上的层304、306和308。在示例实施例中，如图3A所示，层叠300包括停止层304、第一硬掩模层306和装置层308。根据本发明的实施例，至少部分的层叠300最终将图案化为SADP硬掩模。在特定的实施例中，停止层304和第一硬掩模层306在最终保留的装置层308图案化之后移除。
样板掩模前驱物层302可为材料，其适于由蚀刻过程使用光阻剂掩模301图案化，并适于耐受后续的间隔物掩模形成过程。根据本发明的实施例，样板掩模前驱物层302为底部抗反射涂层(BARC)，例如，包含聚酰胺(polyamide)或聚砜(polysulfone)并具有小于5wt%的碳。不过，可使用其它绝缘体或半导体材料。举例来说，在另一实施例中，样板掩模前驱物层302为材料，例如但不受限于，非晶硅、氮化硅、氧化硅、锗、硅锗或多晶硅。
停止层304可为可耐受样板掩模前驱物层302的蚀刻的任何材料。在有利的实施例中，停止层304的材料亦能够耐受用来形成间隔物掩模的蚀刻过程，例如，适于在间隔物掩模形成期间保护第一硬掩模层306，以及改善由旋转涂布技术(例如，BARC)所施加的停止层304的粘附力，否则其不能很好地粘附至第一硬掩模层306。在实施例中，停止层304由例如，但不受限于，氧化硅、氮化硅、氧氮化硅或氮化碳硅的材料构成。停止层304的厚度可足够厚以抑制针孔的形成，针孔不期望地将第一硬掩模层306暴露至用来形成样板掩模、形成间隔物掩模或用来移除样板掩模的蚀刻过程，如本文于别处所述。在实施例中，停止层304的厚度位于15至40纳米的范围间。
第一硬掩模层306可为任何适于以间隔物掩模的转移影像为基础来形成图案化掩模的材料。举例来说，根据本发明的实施例，第一硬掩模层306为含碳层。如此处所用，含碳层包含无机层，其包含至少20wt%的碳。在这类材料中包含非晶碳，其典型包含大于50wt%的碳；和低K电介质，其包含至少20wt%的碳含量。从“含碳”类排除的是有机材料，其所具有的总碳含量小于20wt%，例如，那些通常用作底部抗反射涂层(BARC)的层。示例的非晶碳材料商业上可从美国加州的Applied Materails,Inc.购得，其商标名为Advanced Patterning FilmTM(APF)。虽然未加以示出，在另一实施例中，在碳wt%范围的下限处，含碳层为低K电介质，例如，商业上可从AppliedMaterails,Inc.购得，其商标名为Black DiamondTM。
第一硬掩模层306可以喷雾涂布/旋转涂布法或以CVD(例如，等离子体增强CVD)过程形成。在图3A所示的实施例中，第一硬掩模层306以CVD沉积，以形成具有sp1、sp2和sp3成键态的包含至少50wt%碳的碳材料，同时将薄膜性质给定为那些典型热分解、石墨、及类钻石的碳的混合物。第一硬掩模层306可具有适于提供用在后续形成的图案化掩模中的可实施深宽比的任何厚度。在特定的实施例中，第一硬掩模层306的厚度范围位于后续形成的SADP硬掩模的每线的目标宽度的3.125至6.875倍之间。
装置层308可为任何层，其为装置制造或任何其它需要自对准双图案成型整体方案的结构制造(例如，半导体装置结构、MEMS结构和金属线结构)所需，而基材310可由任何材料构成，材料可耐受制造过程并可在其上方适当地配置材料薄膜。在实施例中，基材310由以IV族为基础的材料构成，例如但不受限于，结晶硅、锗或硅/锗。在另一实施例中，基材310由III－V材料构成。基材310亦可包括绝缘层。在实施例中，绝缘层由例如，但不受限于，氮化硅、氧氮化硅或高K电介层的材料构成。在替代实施例中，基材310为弹性塑料薄片。
在装载基材之后，基材会移送至第一蚀刻腔室(例如，图4的蚀刻腔室405)中，并执行图2的操作212，以形成图3B所示的样板掩模312。根据本发明的实施例，光阻剂掩模301的图案会蚀刻进到样板掩模前驱物层302中并选择性地至停止层304。在实施例中，蚀刻样板掩模前驱物层302包含对光阻剂掩模301或样板掩模312的至少一个进行修整。般而言，修整指的是窄化横向CD的蚀刻。在第一实施例中，在蚀刻样板掩模前驱物层302之前修整光阻剂掩模301。在这类的实施例中，光阻剂掩模301以过程配方修整，过程配方包括基于输入的CD测量(例如，大气中或真空中测量)从查对表213确定的参数。输入的CD测量在操作212处提供欲被蚀刻的基材的前馈CD测量资料(CDN)。基于前馈CDN测量，任何先前以图4为背景叙述的过程参数可通过从查对表213确定的配方值来被调谐。举例来说，在使用固定蚀刻时间之处，修整光阻剂掩模301的时间可基于前馈CDN测量来被调谐。
在修整过程之后，蚀刻样板掩模前驱物层302，以暴露或“打开”停止层304，如进一步于图3B所示。光阻剂掩模301的影像由任何适于为样板掩模312的特征提供大致垂直侧壁的蚀刻过程而转移至样板掩模前驱物层302之中，如图3B所示。蚀刻过程可类似地包括配方参数，其基于前馈CD测量的CDN而确定。在实施例中，在样板掩模前驱物层302是BARC之处，光阻剂掩模301完全由BARC蚀刻末端所消耗。在替代的实施例中，修整样板掩模312在过蚀刻期间执行，以窄化样板掩模312的CD、清理光阻剂掩模301的残留物及/或使样板掩模312的侧壁平滑。
在操作212之后，在操作215处执行真空中CD测量。任何参照图4所述的测量技术可用在操作215。在特定的实施例中，执行真空中OCD测量以产生反馈CD测量资料(CDN-1)，其输入至操作212的可适性控制器中(例如，经由查对表213)，以用于后续基材的蚀刻或修整。因此，操作212的蚀刻过程可以基于前馈CDN测量(欲处理的基材)和反馈CDN-1测量(先前处理的基材)两者进行调谐的过程参数执行。
参照图3C，样板掩模312的高度可足够短，以防止形成在其上后续形成的间隔物掩模的间隔物掩模线崩坏；且样板掩模312的高度可足够高，从而能在临界尺寸控制间隔物掩模线。在实施例中，样板掩模312的高度大致位于后续形成的间隔物掩模的目标线宽度的4.06至5.625倍的范围间。样板掩模312的横向宽度可以是适于用在间隔物掩模制造过程中的CD。根据本发明的实施例，样板掩模312会蚀刻至每特征的CD‘x’，以本质上和装置层308中后续形成的特征的所需的临界尺寸相同。举例来说，在实施例中，宽度‘x’选定为栅极电极所需的临界尺寸。在实施例中，宽度‘x’大致位于10至100纳米的范围间。间隔‘y’可经过选择以最佳化SADP过程。即，调节后续制造的间隔物掩模，其中间隔物线的宽度大致等于宽度‘x’。因此，后续形成的间隔物线间的间隔可设定为大致等于宽度‘x’。在样板掩模312中的线频率最终将加倍的实施例中，间隔‘y’大致等于3倍的‘x’值，如图3C所示。
在图2的操作220，接着在已蚀刻的基材上沉积薄膜。举例来说，图3D示出示例实施例，其中间隔物层320保形地沉积在样板掩模312和停止层304上方。在示例实施例中，图4的CVD腔室410沉积间隔物层320。在实施例中，基于至少一个真空中CD测量而可适地确定操作220的间隔物层沉积的至少一个过程参数。在示例实施例中，基于操作215的真空中CD测量而提供可适性控制。从操作215所接收的资料可用在查对表221中，以确定操作220的间隔物层沉积的至少一个过程参数。基于前馈CDN测量，任何先前以图4为背景叙述的过程参数可以由查对表221确定的配方值调谐。举例来说，沉积时间可基于来自操作215的前馈CDN测量而确定，如图2所示。因此，在操作215所收集的真空中CD测量资料可提供反馈讯号(CDN-1)和前馈讯号(CDN)两者，其在可适性SADP过程200中用于可适性控制两个单独的过程腔室。
间隔物层320可以是任何适于形成用在后续蚀刻过程中的可靠掩模的材料。根据本发明的实施例，间隔物层320为，例如(但不受限于)氮化硅、二氧化硅、氧氮化硅、氮化碳硅、非晶硅或多晶硅的材料。在样板掩模312为BARC的实施例中，间隔物层320为二氧化硅。间隔物层320可由任何适于提供邻接样板掩模312的侧壁的共形层的过程来沉积，如图3D所示。在实施例中，间隔物层320由CVD技术例如(但不受限于)分子有机CVD、低压CVD或等离子体增强CVD来沉积。在有利的实施例中，使用低温氧化物过程来降低热预算。
间隔物层320的厚度可经过选择，以确定后续形成的间隔物掩模中的特征的宽度。因此，根据本发明的实施例，间隔物层320的厚度大致等于样板掩模312的宽度，例如，大致等于宽度‘x’，如图3D所示。虽然间隔物层320的理想厚度和宽度‘x’相同，间隔物层320的初始目标厚度可能需要稍微比较厚，以补偿用来图案化间隔物层320的蚀刻过程。举例来说，间隔物层320的目标厚度可能需要是后续形成的间隔物掩模的所需的特征宽度的大致1.06倍。
操作220所沉积的薄膜的目标厚度可通过使用基于操作225所执行的真空中CD测量的可适性过程控制而以可适性SADP过程200良好地控制。任何参照图4所述的测量技术可用在操作225。在特定的实施例中，执行真空中OCD测量以产生反馈CD测量资料(CDN-1)，其输入至操作220的可适性控制器(例如，经由查对表221)中，以修改用于后续基材的沉积过程。因此，真空中CD测量的预沉积(例如，操作215)和真空中CD测量之后沉积(例如，操作225)可用于操作220所执行的薄膜沉积的可适性控制。
在实施例中，处理平台的特定的过程腔室基于来自操作225的CD测量而被选择。在替代的实施例中，腔室序列并非依据来自操作225的CD测量，而是已测量的基材的后续处理所用的过程参数依据操作225。举例来说，如图2所示，来自操作225的前馈CDN测量资料被评估为低于目标(例如，太薄)或超过目标(例如，太厚)。
在实施例中，如果CD测量资料指示间隔物层320太薄，则基材可返回沉积腔室(例如，图4的CVD腔室410)，其中额外的间隔物材料可在操作226处沉积，以增补间隔物层320的厚度。在这类情况下，CD测量资料用作前馈控制讯号(CDN)，其在操作226处输入至沉积过程的可适性控制器。任何先前参照图4叙述的过程参数可基于前馈控制讯号CDN而经由查对表227来调谐，不过，在特定的实施例中，沉积时间适于达到间隔物层320的目标厚度(例如，后续形成的间隔物掩模所需的特征宽度的1.06倍)。
在另一实施例中，如果CD测量资料指示间隔物层320太厚，则基材可移送至蚀刻腔室(例如，图4的蚀刻腔室415)，其中间隔物层320可在操作228处进行各向同性蚀刻，以减少间隔物层320的厚度。如进一步于图2中所示，来自操作225的CD测量资料用作前馈控制讯号(CDN)，其在操作228处输入至蚀刻过程的可适性控制器。任何先前参照图4叙述的过程参数可基于前馈控制讯号CDN而经由查对表229来调谐，不过，在特定的实施例中，各同向性蚀刻的时间适于达到间隔物层320的目标厚度(例如，后续形成的间隔物掩模所需的特征宽度的1.06倍)。
在替代实施例中，其中处理平台包含混合沉积－蚀刻腔室，其配置为执行薄膜沉积和蚀刻两种过程，间隔物层320首先可在混合沉积－蚀刻腔室中在操作220处被沉积，并在操作225处的CD测量后返回混合沉积－蚀刻腔室。混合沉积－蚀刻腔室接着用来在间隔物层320上执行再沉积或间隔物层320的各向同性蚀刻，以达到间隔物层320的目标厚度。
随着间隔物层320被控制在目标厚度及/或目标均匀性，可适性SADP过程200继续进行至操作230，在此处将基材移送至蚀刻腔室(例如，图4的蚀刻腔室415或混合沉积－蚀刻腔室)，以进行各向异性蚀刻。如进一步于图3E所示，间隔物层320被蚀刻以形成间隔物掩模330。根据实施例，蚀刻间隔物层320以形成间隔物掩模330并暴露停止层304。在实施例中，间隔物掩模330的线和样板掩模312的侧壁共形。因此，对样板掩模312的每条线来说，有两条间隔物掩模330的线，如图3E所示。
间隔物层320可由任何已知能够提供控制良好的尺寸的过程来蚀刻，以提供间隔物掩模330。举例来说，在实施例中，间隔物层320由过程蚀刻以形成间隔物掩模330，过程所提供的间隔物宽度大致等于上文针对间隔物层320的目标厚度所叙述的宽度‘x’。在样板掩模312为BARC且间隔物层320由二氧化硅构成的特定的实施例中，间隔物层320使用气体(例如，但不受限于，C4F8、CH2F2或CHF3)干蚀刻过程来蚀刻，以形成间隔物掩模330。根据本发明的实施例，间隔物层320至少蚀刻到使样板掩模312暴露，如图3E所示。间隔物层320可如此蚀刻，以致间隔物掩模330的间隔物线保留间隔物层320的原始厚度的大体部分。因此，在特定的实施例中，间隔物掩模330的每条线的顶表面宽度大体上与间隔物掩模330的接口处的宽度相同，如图3E所示。
在操作230之后，如图2所示，操作235执行真空中CD测量。任何参照图4所述的测量技术可用在操作235。在特定的实施例中，执行真空中OCD测量以产生反馈测量资料CDN-1，其输入至操作230的可适性控制器中(例如，经由查对表231)，以修改用于后续基材的各向异性间隔物蚀刻过程的至少一个参数。
随着间隔物掩模330形成以及CD及/或节距经真空中CD测量确认，样板掩模312和停止层304可接着被移除，以为图案化第一硬掩模层306做准备，以完成SADP硬掩模的形成。在实施例中，如图2所示，可适性SADP过程200可随着基材在这类进一步处理之前从处理平台卸载而终止于操作260处。在替代的实施例中，相同的处理平台进一步用于移除样板掩模312、移除停止层304以及图案化第一硬掩模层306。
举例来说，参照图3F，将样板掩模312移除，在层叠300上方仅留下间隔物掩模330。样板掩模312可由任何对间隔物掩模330具选择性的技术来移除。举例来说，在样板掩模312为BARC的实施例中，其可在，举例来说，图4的剥离腔室402中，由干式以氧为基础的剥离过程来移除。停止层304可接着以任何对间隔物掩模330具选择性的技术选择性地相对间隔物被移除。
参照图3G，将间隔物掩模330的影像经由停止层304转移至第一硬掩模层306，以形成图案化掩模340。在实施例中，图案化掩模340包含第一硬掩模部分340A和第二硬掩模部分340B，如图3G所示。间隔物掩模330的影像可由适于在转移过程期间可靠地维持间隔物掩模330的图案和尺寸的过程来转移至第一硬掩模层306。
在第一硬掩模层306为非晶碳的实施例中，间隔物掩模330的影像由处理平台的腔室(例如，蚀刻腔室420)中的蚀刻过程来转移。在第一硬掩模层306由非晶态构成的特定实施例中，干蚀刻过程使用由气体，例如但不受限于，氧和氮的组合或甲烷、氮和氧的组合所构成的等离子体。在另一特定的实施例中，蚀刻剂气体混合物实质上由氧和硫化羰基(COS)构成，其提供具有大过程窗的稳健的非晶碳蚀刻过程。
在进一步的实施例中，在形成图案化掩模340后可继续执行额外的真空中CD测量，以作为至使用可适性过程调谐的整体SADP过程的最后CD反馈讯号。在这类实施例中，在后续基材上执行的样板掩模蚀刻、间隔物沉积、间隔物蚀刻或含碳层蚀刻的至少一个的过程参数基于所测量的最后CD而进行调整。
在进一步的实施例中，亦可移除间隔物掩模330，如图3G所示。根据本发明的实施例，间隔物掩模330由类似于用来蚀刻间隔物层320(例如用图4的蚀刻腔室415)以提供间隔物掩模330的蚀刻过程的蚀刻过程来移除。基材可接着从处理平台卸载。图案化掩模340的影像可接着转移到装置层308，并提供图案化装置层350，如图3H所示。在实施例中，图案化装置层350配置在基材310上方。
图5示出计算机系统500的示例形式中的机器的图标，其可用来控制一或多个此处所述的操作、过程腔室或处理平台。在替代的实施例中，机器可连接(例如，建立网络连接)至其它位于局域网络(LAN)、企业内部网络、企业外部网络或网际网络中的机器。机器以服务器或客户端服务器网络环境中的客户端机器的能力操作，或作为同级间(或分布式)网络环境中的同级机器。机器可为个人计算机(PC)、平板计算机、机顶盒(STB)、个人数字助理(PDA)、蜂巢式行动电话、万维网设备、服务器、网络路由器、切换或桥接器、或任何能够执行组规定机器欲采取的动作的指令(序向或其它方式)的机器。进一步而言，虽然仅示出单个机器，“机器”一词亦应理解为包括任何机器(例如，计算机)的集合，其单独或共同执行组(一或多组)指令，以执行任何个一或多个此处所讨论的方法。
示例的计算机系统500包含处理器502、主存储器504(例如，只读存储器(ROM)、闪存、动态随机存取内存(DRAM)，例如，同步DRAM(SDRAM)或内存总线式DRAM(Rambus DRAM，RDRAM)等)、静态内存506(例如，闪存、静态随机存取内存(SRAM)等)和辅助内存518(例如，资料储存装置)，其彼此经由总线530通讯。
处理器502代表一或多个通用处理装置，例如，微处理器、中央处理单元等。更具体地，处理器502可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字集(VLIW)微处理器、实现其它指令集之处理器或实现指令集组合的处理器。处理器502亦可为一或多个专用处理装置，例如，特殊应用集成电路(ASIC)、场式可编程门阵列(FPGA)、数字讯号处理器(DSP)、网络处理器等。处理器502配置为执行用于执行本文于别处所讨论的过程操作的处理逻辑526。
计算机系统500可进一步包含网络接口装置508。计算机系统500亦可包含视频显示单元510(例如，液晶显示器(LCD)或阴极射线管(CRT))、文数字输入装置512(例如，键盘)、光标控制装置514(例如，鼠标)和讯号产生装置516(例如，喇叭)。
辅助内存518可包含机器可存取的储存媒介(或更具体地，计算机可读取的储存媒介)531，在其上储存一或多组指令(例如，软件522)，其体现任何个一或多个此处所述的方法或功能。软件522在其由计算机系统500执行期间亦可完全或至少部分常驻在主存储器504及/或处理器502内部，主存储器504和处理器502亦组成机器可读取的储存媒介。软件522可进一步经由网络接口装置508在网络520上传输或接收。
机器可存取的储存媒介531可进一步用来储存组指令，其用于由处理系统执行，并导致系统执行任何个一或多个本发明的实施例。本发明的实施例可进一步提供作为计算机程序产品或软件，其可包含机器可读取的媒介，媒介具有储存在其上的指令，其可用来程序化计算机系统(或其它电子装置)，以根据本发明执行过程。机器可读取的媒介包含任何用于以可由机器读取的形式储存或传输信息的机构(例如，计算机)。举例来说，机器可读取(例如，计算机可读取)的媒介包含机器(例如，计算机)可读取的储存媒介(例如，只读存储器(‘ROM’)、随机存取内存(‘RAM’)、磁盘储存媒介、光学储存媒介和闪存装置等)。
须了解上列叙述是作为说明而非限制的目的。一旦阅读并了解上列叙述，那些熟悉此技术者将明白许多其它的实施例。虽然本发明已参照特定的示例实施例叙述，须了解本发明并不受限于所述的实施例，而可在权利要求的精神和范围内实行修改和变更。因此，本专利说明书和图式应视为说明意义而非限制意义。本发明的范围因此应参照权利要求连同权利要求的等同的全部范围来确定。

Claims (7)

1.一种自对准双图案成型的方法，其包含以下步骤：
将第一和第二基材装载至处理平台；
将第一特征蚀刻至所述第一基材上方的层中；
执行所述第一特征的第一真空中光学临界尺寸(OCD)测量；
在所述第一特征上方执行第一薄膜的第一沉积；
将第二特征蚀刻至所述第二基材上方的层中，其中，所述第一薄膜沉积的过程参数和所述第二特征蚀刻的过程参数与所述第一OCD测量相关；
执行所述第二特征的第二真空中OCD测量；
在所述第二特征上方执行第二薄膜的第二沉积，其中，所述第二薄膜沉积的过程参数与所述第一或第二OCD测量的至少一个相关；及
将所述第一和第二基材从所述处理平台卸载。
2.根据权利要求1所述的方法，其中，与所述第一或第二OCD测量相关的所述至少一个过程参数选自由下列所构成的组：过程时间、过程气流、源对偏压功率比、内部-外部射频源线圈功率比、内部-外部电极温度比、内/外气流比和磁场强度。
3.根据权利要求1所述的方法，其中，所述第二沉积的过程参数与所述第一与第二OCD测量的两者相关。
4.根据权利要求1所述的方法，还包含以下步骤：
执行第三真空中OCD测量，特征化所述第一薄膜的厚度；及
执行所述第一薄膜的间隔物蚀刻，以邻接所述第一特征形成第一间隔物，其中，所述间隔物蚀刻的过程参数与所述第三OCD测量相关。
5.根据权利要求4所述的方法，还包含以下步骤：
执行第四真空中OCD测量，特征化所述间隔物节距和CD；
执行第五真空中OCD测量，特征化所述第二薄膜的厚度；及
执行所述第二薄膜的间隔物蚀刻，以邻接所述第二特征形成第二间隔物，其中，所述间隔物蚀刻的过程参数与所述第四和第五OCD测量的至少一个相关。
6.根据权利要求5所述的方法，还包含以下步骤：
在从所述处理平台卸载所述第一基材前，使用所述第一间隔物作为掩模蚀刻所述第一基材；及
在从所述处理平台卸载所述第二基材前，使用所述第二间隔物作为掩模蚀刻所述第二基材。
7.根据权利要求6所述的方法，其中，蚀刻所述第一和第二特征的步骤还包含以下步骤：蚀刻非晶硅层或底部抗反射涂层(BARC)；其中，沉积所述第一和第二薄膜的步骤还包含以下步骤：沉积氧化硅、氮化硅、氧氮化硅或氮化碳硅；且其中，使用所述第一和第二间隔物作为掩模蚀刻所述第一和第二基材的步骤还包含以下步骤：蚀刻CVD碳层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110036464A (zh) * 2016-11-30 2019-07-19 应用材料公司 使用神经网络的光谱监测

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087298A (ja) * 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
US7935464B2 (en) * 2008-10-30 2011-05-03 Applied Materials, Inc. System and method for self-aligned dual patterning
KR101467987B1 (ko) 2009-03-02 2014-12-02 어플라이드 머티리얼즈 이스라엘 리미티드 유사한 구조 엘리먼트들을 분류하는 ｃｄ 계측 시스템 및 방법
JP5395757B2 (ja) * 2010-07-08 2014-01-22 株式会社東芝 パターン形成方法
US20130115778A1 (en) * 2011-11-04 2013-05-09 Applied Materials, Inc. Dry Etch Processes
JP2013110139A (ja) * 2011-11-17 2013-06-06 Tokyo Electron Ltd 半導体装置の製造方法
US20140272684A1 (en) * 2013-03-12 2014-09-18 Applied Materials, Inc. Extreme ultraviolet lithography mask blank manufacturing system and method of operation therefor
US9711368B2 (en) * 2013-04-15 2017-07-18 United Microelectronics Corp. Sidewall image transfer process
US9460894B2 (en) * 2013-06-28 2016-10-04 Lam Research Corporation Controlling ion energy within a plasma chamber
US9230809B2 (en) 2013-10-17 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double patterning
CN105917445B (zh) 2014-01-13 2020-05-22 应用材料公司 具有空间原子层沉积的自对准式双图案化
WO2015109036A1 (en) 2014-01-15 2015-07-23 Kla-Tencor Corporation Overlay measurement of pitch walk in multiply patterned targets
CN103985629B (zh) * 2014-05-21 2017-07-11 上海华力微电子有限公司 自对准双层图形半导体结构的制作方法
KR102249196B1 (ko) 2014-10-06 2021-05-11 삼성전자주식회사 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법
KR102071498B1 (ko) * 2014-10-24 2020-01-30 주식회사 원익아이피에스 반도체 소자의 제조 방법 및 장치
JP6580705B2 (ja) * 2015-04-20 2019-09-25 ボード・オブ・リージエンツ，ザ・ユニバーシテイ・オブ・テキサス・システム 大面積多層ナノ構造体の加工
US10551165B2 (en) * 2015-05-01 2020-02-04 Adarza Biosystems, Inc. Methods and devices for the high-volume production of silicon chips with uniform anti-reflective coatings
KR20180011119A (ko) 2015-05-22 2018-01-31 어플라이드 머티어리얼스, 인코포레이티드 방위방향으로 튜닝가능한 다중-구역 정전 척
US9484202B1 (en) * 2015-06-03 2016-11-01 Applied Materials, Inc. Apparatus and methods for spacer deposition and selective removal in an advanced patterning process
US9324722B1 (en) * 2015-07-13 2016-04-26 Globalfoundries Inc. Utilization of block-mask and cut-mask for forming metal routing in an IC device
JP6328703B2 (ja) * 2016-08-15 2018-05-23 東京エレクトロン株式会社 半導体装置の製造方法
US10515818B2 (en) * 2016-11-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
US10551749B2 (en) 2017-01-04 2020-02-04 Kla-Tencor Corporation Metrology targets with supplementary structures in an intermediate layer
US10340141B2 (en) * 2017-04-28 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
CN107316810A (zh) * 2017-06-20 2017-11-03 上海华力微电子有限公司 一种改善刻蚀关键尺寸稳定性的方法
US10727057B2 (en) 2018-03-20 2020-07-28 Tokyo Electron Limited Platform and method of operating for integrated end-to-end self-aligned multi-patterning process
KR20200123480A (ko) * 2018-03-20 2020-10-29 도쿄엘렉트론가부시키가이샤 통합형 반도체 공정 모듈을 포함하는 자기 인식 및 보정 이종 플랫폼, 및 이를 사용하기 위한 방법
CN111341725B (zh) * 2018-12-19 2022-09-13 联华电子股份有限公司 半导体图案的制作方法
WO2021113425A1 (en) * 2019-12-04 2021-06-10 Lam Research Corporation Pressure batch compensation to stabilize cd variation for trim and deposition processes
US20210202244A1 (en) * 2019-12-30 2021-07-01 Tokyo Electron Limited High-throughput multi-stage manufacturing platform and method for processing a plurality of substrates
US11335568B2 (en) 2020-05-12 2022-05-17 Winbond Electronics Corp. Method for forming semiconductor structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030106642A1 (en) * 2001-07-10 2003-06-12 Applied Materials, Inc. Semiconductor processing module with integrated feedback/feed forward metrology
US20080076070A1 (en) * 2006-09-08 2008-03-27 Samsung Electronics Co., Ltd. Methods of Forming Fine Patterns In Integrated Circuits Using Atomic Layer Deposition
CN101192055A (zh) * 2006-11-28 2008-06-04 东京毅力科创株式会社 基板处理装置的控制装置、控制方法和存储有控制程序的存储介质

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL126949A (en) * 1998-11-08 2004-03-28 Nova Measuring Instr Ltd Apparatus for integrated monitoring of wafers and for process control in semiconductor manufacturing and a method for use thereof
KR100310257B1 (ko) 1999-08-07 2001-09-29 박종섭 반도체소자의 미세 패턴의 제조방법
US6791686B1 (en) * 2000-07-26 2004-09-14 Nova Measuring Instruments Ltd. Apparatus for integrated monitoring of wafers and for process control in the semiconductor manufacturing and a method for use thereof
US6673199B1 (en) * 2001-03-07 2004-01-06 Applied Materials, Inc. Shaping a plasma with a magnetic field to control etch rate uniformity
US7829471B2 (en) * 2005-07-29 2010-11-09 Applied Materials, Inc. Cluster tool and method for process integration in manufacturing of a photomask
US20090286397A1 (en) * 2008-05-15 2009-11-19 Lam Research Corporation Selective inductive double patterning

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030106642A1 (en) * 2001-07-10 2003-06-12 Applied Materials, Inc. Semiconductor processing module with integrated feedback/feed forward metrology
US20080076070A1 (en) * 2006-09-08 2008-03-27 Samsung Electronics Co., Ltd. Methods of Forming Fine Patterns In Integrated Circuits Using Atomic Layer Deposition
CN101192055A (zh) * 2006-11-28 2008-06-04 东京毅力科创株式会社 基板处理装置的控制装置、控制方法和存储有控制程序的存储介质

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110036464A (zh) * 2016-11-30 2019-07-19 应用材料公司 使用神经网络的光谱监测
US11966212B2 (en) 2016-11-30 2024-04-23 Applied Materials, Inc. Spectrographic monitoring using a neural network

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Publication number Publication date
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