CN103681601B - 半导体器件 - Google Patents

Abstract

为了抑制电感器引起的噪声向外界泄漏并且也被配置为使得磁场强度改变到达电感器。电感器在平面图中包围内部电路并且也电耦合到内部电路。上屏蔽部分覆盖电感器的上侧，并且下屏蔽部分覆盖电感器的下侧。通过使用多层布线层来形成上屏蔽部分。上屏蔽部分具有多个第一开口。第一开口在平面图中与电感器重叠。

Description

半导体器件

相关申请的交叉引用

包括说明书、说明书附图和说明书摘要的、于2012年9月19日提交的第2012-205722号日本专利申请的公开内容通过完全引用而并入于此。

技术领域

本发明涉及一种半导体器件并且涉及一种例如可以应用于包括电感器的半导体器件的技术。

背景技术

在检测功率线中流动的功率量的功率计中使用电感器。在改变功率线中流动的电流量时，从功率线生成的磁场强度改变。根据磁场强度的这一改变跨电感器生成电压。功率计通过监控这一电压来检测功率线中流动的功率量。

注意专利文献1(日本专利公开号2001-326526)描述使用电感器作为天线，该天线为电磁感应类型的数据载体执行读出和写入。专利文献1描述电感器的上侧和下侧由电屏蔽图案覆盖用于抑制电场分量从电感器泄漏。

另外，专利文献2(日本专利公开号2009-194302)描述无源部件的电感器的上侧和下侧在用于无线通信的半导体器件中由屏蔽覆盖。这一屏蔽被提供用于阻止磁场并且由布线图案形成。

另外，专利文献3(WO2004/055839)描述电感器的上侧和下侧由屏蔽覆盖。图案化这一屏蔽用于抑制镜像电流流动。

注意专利文献4(日本专利公开号1990-72660)和5(日本专利公开号2004-311655)描述电感器在其周界中由屏蔽覆盖。

发明内容

在用半导体器件实现检测功率线中流动的功率量的装置时，有必要为半导体器件提供电感器和内部电路。在改变功率量时，跨电感器生成电压改变。这一电压改变在电感器周围生成电场波动，并且这一波动引起噪声并且可能提供对内部电路的操作的影响。为了抑制这一问题，有必要用导体图案覆盖电感器的上侧和下侧。然而在电感器的上侧和下侧由导体图案覆盖时，磁场强度改变未到达电感器并且降低功率量的检测准确性。其它问题和新特征将从本说明书的描述和附图中变得清楚。

根据一个实施例，通过使用多层布线层来形成电感器并且提供电感器以便包围内部电路。在比电感器更高的层中提供上屏蔽部分，并且在比电感器更低的层中提供下屏蔽部分。上屏蔽部分具有多个第一开口。第一开口在平面图中与电感器重叠。

根据以上描述的实施例，有可能抑制电感器引起的噪声向外界泄漏并且也使磁场的强度改变到达电感器。

附图说明

图1是示出根据第一实施例的半导体器件的配置的平面图；

图2是从图1省略上屏蔽部分和下屏蔽部分的图；

图3是图1的A-A’截面图；

图4是示出图1的修改的图；

图5是用于说明第一开口和电感器的相对位置的图；

图6是示出图5的修改的图；

图7是示出内部电路的电路配置的功能框图；

图8示出用于放大器部的电路图的示例；

图9是示出用于图1的B-B’截面的第一示例的图；

图10是示出用于图1的C-C’截面的第一示例的图；

图11是示出用于图1的B-B’截面的第二示例的图；

图12是示出用于图1的C-C’截面的第二示例的图；

图13是示出用于图1的B-B’截面的第三示例的图；

图14是示出用于图1的C-C’截面的第三示例的图；

图15是示出根据第二实施例的半导体器件的配置的截面图；

图16是用于半导体器件在图15的线D所示平面中的截面图的第一示例；

图17是用于半导体器件在图15的线D所示平面中的截面图的第二示例；

图18是示出根据第三实施例的半导体器件的配置的平面图；

图19是示出根据第四实施例的半导体器件的配置的平面图；

图20是示出图19的修改的截面图；并且

图21是示出根据第五实施例的半导体器件的配置的截面图。

具体实施方式

下文将通过使用附图说明实施例。注意在所有附图中，相同构成具有相同标号，并且将可选地省略其说明。

(第一实施例)

图1是示出根据第一实施例的半导体器件SD的配置的平面图。图2是从图1省略上屏蔽部分SIE1和下屏蔽部分SIE2的图。图3是图1的A-A’截面图。半导体器件SD具有衬底SUB、多层布线层MIC、内部电路CIR、电感器IND、上屏蔽部分SIE1和下屏蔽部分SIE2。衬底SUB例如是半导体衬底，诸如硅衬底。

如图3中所示，多层布线层MIC被形成于衬底SUB之上并且包括至少两层内部布线WIR和至少一层过孔VIA。内部电路CIR包括晶体管TR。晶体管TR被形成于衬底SUB之上。

如图3中所示，在与多层布线层MIC中包括的至少一层内部布线WIR相同的层中提供电感器IND。如图1中所示，电感器IND在平面图中包围内部电路CIR并且其两端也电耦合到内部电路CIR。

上屏蔽部分SIE1是由具有传导性的材料形成的并且如图3中所示通过使用多层布线层MIC而形成的图案。上屏蔽部分SIE1如图1和图3中所示在平面图中与电感器IND重叠并且位于在厚度方向上比电感器IND更高的层中。如图1中所示，上屏蔽部分SIE1具有多个第一开口OP1。第一开口OP1在平面图中与电感器IND重叠。

下屏蔽部分SIE2是具有传导性的图案，并且在平面图中与电感器IND重叠而且位于在厚度方向上比电感器更低的层中。

根据本实施例，电感器IND的上侧由上屏蔽部分SIE1覆盖，并且电感器IND的下侧由下屏蔽部分SIE2覆盖。由此有可能抑制电感器引起的噪声向外界泄漏。另外，由于在上屏蔽部分SIE1中形成第一开口OP1，所以外部磁场的强度改变到达电感器IND。下文将说明细节。

首先通过使用图1和图2，将说明半导体器件SD的配置。在本实施例中，半导体器件SD至少用作功率计的一部分。半导体器件SD的内部电路CIR通过第三耦合路径INT3和第四耦合路径INT4与电感器IND的两端电耦合。也就是说，内部电路CIR可以检测跨电感器IND生成的电压。然后，内部电路CIR使用电感器IND中生成的电压来计算功率线中流动的功率量。这里，第三耦合路径INT3和第四耦合路径INT4中的每个耦合路径至少具有布线并且有时包括过孔。

电感器IND具有被设置用于包围内部电路CIR的布线。优选地在内部电路CIR周围在多匝中延伸电感器IND。由此提高电感器IND对磁场改变的检测灵敏度。在这些附图中所示示例中，电感器IND包括配置最外周界的第一环状构件RNG1和配置其内部周界的第二环状构件RNG2。也就是说，第一环状构件RNG1和第二环状构件RNG2在平面图中从彼此被移位。

半导体器件SD具有防护环GDR和多个电极焊盘PAD。在平面图中在电感器IND与衬底SUB的边缘之间提供防护环GDR，并且防护环GDR包围电感器IND的整个周界。在平面图中在电感器IND与防护环GDR之间提供电极焊盘PAD。

作为电极焊盘PAD之一的第一电极焊盘PAD1通过第一耦合路径INT1耦合到内部电路CIR，并且作为另一电极焊盘PAD的第二电极焊盘PAD2通过第二耦合路径INT2耦合到上屏蔽部分SIE1和下屏蔽部分SIE2。向第二电极焊盘PAD2施加固定电势(例如电源电势或者接地电势)。也向第一电极焊盘PAD1施加与第二电极焊盘PAD2的固定电势相同的固定电势。也就是说，在本实施例中，通过与用于内部电路CIR的路径不同的路径向上屏蔽部分SIE1和下屏蔽部分SIE2提供固定电势。由此有可能抑制在上屏蔽部分SIE1或者下屏蔽部分SIE2中生成的电压波动作为噪声向内部电路CIR传播。

上屏蔽部分SIE1除了其中提供第三耦合路径INT3和第四耦合路径INT4的区域之外包围内部电路CIR。上屏蔽部分SIE1的宽度大于其中提供电感器IND的区域的宽度。

上屏蔽部分SIE1具有多个第一开口OP1。在电感器IND中分别在第一环状构件RNG1以上和在第二环状构件RNG2以上提供第一开口OP1。由此，与其中第一开口OP1的位置跨第一环状构件RNG1和第二环状构件RNG2二者的情况相比，可以使配置上屏蔽部分SIE1的导体的面积更大。在这一情况下，有可能通过上屏蔽部分SIE1获得更高屏蔽效果。

在这些附图中所示示例中，在与电感器IND平行的方向上交替地布置位于第一环状构件RNG1之上的第一开口OP1和位于第二环状构件RNG2之上的第一开口OP1。由此有可能抑制位于第一环状构件RNG1之上的第一开口OP1和位于第二环状构件RNG2之上的第一开口OP1相互连接。这一效果在位于第一环状构件RNG1之上的第一开口OP1和位于第二环状构件RNG2之上的第一开口OP1没有在电感器IND的延伸方向上相互重叠的部分时变得明显。

这里，第一开口OP1的平面形状为矩形。第一开口OP1的纵向方向与电感器IND的延伸方向平行。由此有可能在上屏蔽部分SIE1的位于电感器IND以上的部分中增加开口的比率而又保持配置上屏蔽部分SIE1的导体的面积。

接着通过使用图3，将说明半导体器件SD的截面结构。在衬底SUB中形成元件分离膜ES。元件分离膜ES从其它区域分离其中形成晶体管TR的元件形成区域。

在晶体管TR和元件分离膜ES之上形成多层布线层MIC。多层布线层MIC包括内部布线WIR。内部布线WIR是配置内部电路CIR或者电源线的布线。

多层布线层MIC包括多个布线层。布线层中的每个布线层包括其中形成过孔VA(或者接触)的层。

在这一附图中所示示例中，在形成布线层的绝缘膜中嵌入内部布线WIR。注意可以在形成布线层的绝缘膜之上形成内部布线WIR中的至少一个内部布线WIR。另外，可以分离地形成或者可以一起集成内部布线WIR和过孔VA。内部布线WIR例如是Cu、Al或者W。在布线层中的每个布线层的内部布线WIR可以由相同材料形成或者可以至少在其部分中由与其它部分不同的材料形成。过孔VA例如是Cu、Al或者W。过孔和内部布线WIR可以被形成为一起集成或者可以被形成为互不相同的构件。

另外，在这一附图中，在层间绝缘膜的表面层中嵌入内部布线WIR。注意在内部布线WIR由Al或者W形成时，内部布线WIR位于层间绝缘膜的表面之上。

在与内部布线WIR中的至少一个内部布线WIR相同的层中形成电感器IND。在这一附图中所示示例中，通过使用多个布线层来形成电感器IND。由此增加电感器IND的匝数并且电感器IND对磁场改变的检测灵敏度变得更高。

具体而言，通过使用在不低于第二层的布线层与第二最高布线层之间的任何布线层来形成电感器IND。然后在高于电感器IND的层中形成上屏蔽部分SIE1，并且在低于电感器IND的层中形成下屏蔽部分SIE2。

在这一附图中所示示例中，在比其中形成电感器IND的布线层高一层的布线层中形成上屏蔽部分SIE1。在这一层中，可以形成图1和图2中所示电极焊盘PAD。

另外，通过使用多层布线层MIC来形成下屏蔽部分SIE2。在这一附图中所示示例中，通过使用从底部起的第二布线层来形成电感器IND的最低层。然后通过使用底部布线层来形成下屏蔽部分SIE2。由此，下屏蔽部分SIE2也由金属图案形成，并且有可能通过下屏蔽部分SIE2获得更高屏蔽效果。

然后，下屏蔽部分SIE2具有多个第二开口OP2。第二开口OP2在平面图中与电感器IND重叠。由此，外部磁场的强度改变更容易到达电感器。

具体而言，第二开口OP2中的至少一些(优选为所有)第二开口OP2与第一开口OP1重叠。由此，外部磁场的强度改变更容易到达电感器。

图4是示出图1的修改的图。这一附图中所示示例除了电极焊盘PAD的布局之外具有与通过使用图1至图3而说明的示例相同的配置。在这一附图中所示示例中，在平面图中在电感器IND与内部电路CIR之间提供电极焊盘PAD。

图5是用于说明第一开口OP1和电感器IND的相对位置的图。在A表示第一开口OP1的开口宽度、T表示上屏蔽部分SIE1的厚度并且D表示在上屏蔽部分SIE1的下表面与电感器IND的上表面之间的距离时，提供关系为A≤(T+D)x 2/3。随着增加开口宽度A而减少上屏蔽部分SIE1的噪声屏蔽效果。然后，在满足以上描述的关系时，可以使向上屏蔽部分SIE1以外泄漏的噪声量值为在无上屏蔽部分SIE1的情况下的量值的1/10。注意优选地配置第一开口OP1在纵向方向上的长度以便满足与开口宽度A相同的条件。

这里，在图1、图3、图4和图5中所示示例中，第一开口OP1的宽度大于电感器IND的宽度。注意第一开口OP1的宽度可以如图6中所示小于电感器IND的宽度。

图7是示出内部电路CIR的电路配置的功能框图。内部电路CIR包括放大器部AMP、滤波器部FLT、AD转换器部CNG、计算部CUL、控制部CNT1、显示控制部CNT2和通信控制部CNT3。放大器部AMP放大跨电感器IND生成的电压信号。滤波器部FLT为来自放大器部AMP的输出提供滤波处理并且仅选择必需频带分量。AD转换器部CNG将从滤波器部FLT输出的模拟信号转换成数字信号。计算部CUL处理从AD转换器部CNG输出的数字信号并且计算功率线中流动的功率量。控制部CNT1控制显示控制部CNT2和通信控制部CNT3。显示控制部CNT2根据来自控制部CNT1的指令使显示设备显示功率量。通信控制部CNT3根据来自控制部CNT1的指令通过通信部TRN向外界输出功率量。通信部TRN可以是用于无线通信的天线。

在内部电路CIR的以上描述的配置中，用模拟电路配置放大器部AMP、滤波器部FLT和AD转换器部CNG，并且用数字电路配置计算部CUL、控制部CNT1、显示控制部CNT2和通信控制部CNT3。

注意内部电路CIR可以包括除了以上描述的配置之外的振荡器电路、定时器和RTC(实时时钟)。

图8是用于放大器部AMP的电路图的示例。通过使用多个晶体管TR来配置放大器部AMP。在这些晶体管TR之中，p型晶体管TR1的栅极电极与第三耦合路径INT3耦合，并且p型晶体管TR2的栅极电极与第四耦合路径INT4耦合。通过互不相同的相应电阻器RL向晶体管TR1的栅极电极和晶体管TR2的栅极电极施加电源电压的一半电压(1/2VDD)。这里，通过p型晶体管TR3向晶体管TR1的漏极和晶体管TR2的漏极施加电源电压(VDD)。另外，晶体管TR1的源极耦合到n型晶体管TR4的漏极，并且晶体管TR2的源极耦合到n型晶体管TR5的漏极。晶体管TR4的源极和晶体管TR5的源极中的每个源极接地。晶体管TR4的栅极电极和晶体管TR5的栅极电极中的每个栅极电极耦合到晶体管TR4的漏极。然后，放大器部AMP的输出端子耦合到晶体管TR5的漏极。

图9示出图1的B-B’截面的第一示例，并且图10示出图1的C-C’截面的第一示例。如图1中所示，未在电感器IND的两端以上形成上屏蔽部分SIE1和下屏蔽部分SIE2。然后在其中未形成上屏蔽部分SIE1和下屏蔽部分SIE2的部分中形成第三耦合路径INT3和第四耦合路径INT4。

在图9和图10中所示示例中，通过使用奇数数目的布线层(例如三层)来形成电感器IND。然后，电感器IND的一端位于如下螺旋布线的最外周界上，该螺旋布线位于顶部布线层中，并且电感器IND的另一端位于如下螺线布线的最内周界上，该螺旋布线位于底部布线层中。

如图9中所示，第三耦合路径INT3具有在与上屏蔽部分SIE1相同的层中的布线。这一布线的一端通过作为过孔VA之一的过孔VA1耦合到电感器IND的一端，并且另一端向内部电路CIR延伸。通过这样的耦合结构，第三耦合路径INT3不干扰除了电感器IND的一端之外的部分。

然后如图10中所示，第四耦合路径INT4具有在与位于电感器IND的底部层中的螺旋布线相同的层中的布线。这一布线的一端耦合到电感器IND的另一端，并且另一端向内部电路CIR延伸。

图11示出图1的B-B’截面的第二示例，并且图12示出图1的C-C’截面的第二示例。也在这些附图中所示示例中，通过使用奇数数目的布线层(例如三层)来形成电感器IND。这里，电感器IND的一端位于如下螺旋布线的最内周界上，该螺旋布线位于顶部布线层中，并且电感器IND的另一端位于如下螺旋布线的最外周界上，该螺旋布线位于底部布线层中。

如图11中所示，第三耦合路径INT3具有在与位于电感器IND的顶部层中的螺旋布线相同的层中的布线。这一布线的一端耦合到电感器IND的一端，并且另一端向内部电路CIR延伸。

然后如图12中所示，第四耦合路径INT4具有在与下屏蔽部分SIE2相同的层中的布线。这一布线的一端通过作为过孔VA之一的过孔VA2耦合到电感器IND的另一端。这里，这一布线的另一端向内部电路CIR延伸。通过这样的耦合配置，第四耦合路径INT4不干扰除了电感器IND的另一端之外的部分。

图13示出图1的B-B’截面的第三示例，并且图14示出图1的C-C’截面的第三示例。在这些附图中所示示例中，通过使用偶数数目的布线层(例如两层)来形成电感器IND。电感器IND的一端位于如下螺旋布线的最内周界上，该螺旋布线位于顶部布线层中，并且电感器IND的另一端位于如下螺旋布线的最内周界上，该螺旋布线位于底部布线层中。然后如图13中所示，第三耦合路径INT3具有在与位于电感器IND的顶部层中的螺旋布线相同的层中的布线。这一布线的一端耦合到电感器IND的一端，并且另一端向内部电路CIR延伸。另外如图14中所示，第四耦合路径INT4具有在与位于电感器IND的底部层中的螺旋布线相同的层中的布线。这一布线的一端耦合到电感器IND的另一端，并且这一布线的另一端向内部电路CIR延伸。

如以上描述的那样，根据本实施例，电感器IND的上侧由上屏蔽部分SIE1覆盖，并且电感器IND的下侧由下屏蔽部分SIE2覆盖。由此有可能抑制电感器引起的噪声向外界泄漏。另外，在上屏蔽部分SIE1中形成第一开口OP1，并且由此外部电磁场的强度改变到达电感器IND。

具体而言，在本实施例中，也通过使用布线层来形成下屏蔽部分SIE2。由此有可能通过下屏蔽部分SIE2获得更高屏蔽效果。然后，下屏蔽部分SIE2具有多个第二开口OP2。第二开口OP2在平面图中与电感器IND重叠。由此，外部磁场的强度改变更容易到达电感器。

(第二实施例)

图15是示出根据第二实施例的半导体器件SD的配置的截面图，并且对应于第一实施例中的图3(即图1的A-A’截面图)。根据本实施例的半导体器件SD除了提供第一侧屏蔽部分SIE3和第二侧屏蔽部分SIE4这一点之外具有与根据第一实施例的半导体器件SD相同的配置。

通过使用多层布线层MIC来形成第一侧屏蔽部分SIE3和第二侧屏蔽部分SIE4中的每个侧屏蔽部分。具体而言，从比其中形成下屏蔽部分SIE2的布线层高一层的布线层到其中形成上屏蔽部分SIE1的布线层连续形成第一侧屏蔽部分SIE3和第二侧屏蔽部分SIE4中的每个侧屏蔽部分。第一侧屏蔽部分SIE3和第二侧屏蔽部分SIE4中的每个布线层具有位于与其中形成内部布线WIR的层相同的层中的金属层和位于与其中形成过孔VA的过孔层相同的层中的金属层。

第一侧屏蔽部分SIE3在平面图中位于内部电路CIR与电感器IND之间，并且包围内部电路CIR的整个周界。也就是说，在本实施例中，第一侧屏蔽部分SIE3分离电感器IND和内部电路CIR。由此有可能进一步抑制电感器IND变成内部电路CIR的噪声源。

第二侧屏蔽部分SIE4在平面图中位于电感器IND与衬底SUB的边缘之间，并且包围电感器IND的整个周界。第一侧屏蔽部分SIE3和第二侧屏蔽部分SIE4中的每个侧屏蔽部分在厚度方向上耦合上屏蔽部分SIE1和下屏蔽部分SIE2。也就是说，在本实施例中，电感器IND由上屏蔽部分SIE1、下屏蔽部分SIE2、第一侧屏蔽部分SIE3和第二侧屏蔽部分SIE4包围。由此有可能进一步抑制电感器IND变成内部电路CIR的噪声源。

图16是用于半导体器件SD在图15的线D所示平面中的截面图的第一示例并且示出第一侧屏蔽部分SIE3的配置的第一示例。配置多层布线层MIC的每个布线层包括其中形成过孔VA的过孔层VAL和其中形成布线的布线层WIL。然后第一侧屏蔽部分SIE3的位于过孔层VAL中的部分配置有相互分离的多个过孔。过孔的直径与内部电路CIR的位于相同过孔层VAL中的过孔的直径相同。然后，配置第一侧屏蔽部分SIE3的过孔的布置间距例如是过孔属于的过孔层VAL中的最小间距，并且与虚过孔的布置间距相同。由此有可能以与用于内部电路CIR的过孔和虚过孔的工艺相同的工艺容易地形成第一侧屏蔽部分SIE3的位于过孔层VAL的部分。

注意在图16中所示示例中，跨整个周界形成第一侧屏蔽部分SIE3的位于与内部布线层WIR相同的层中的部分而无间隙。

图17是用于半导体器件SD在图15的线D所示平面中的截面图的第二示例并且示出第一侧屏蔽部分SIE3的配置的第二示例。这一附图中所示示例除了第一侧屏蔽部分SIE3的位于过孔层中的部分配置有切口过孔这一点之外与图16中所示示例相同。根据这一附图中所示示例，在位于与内部布线WIR相同的层中的部分和位于过孔层中的部分中的每个部分中跨整个周界形成第一侧屏蔽部分SIE3而无间隙。因而，第一侧屏蔽部分SIE3的屏蔽效果变得更高。

注意第二侧屏蔽部分SIE4也具有与图16或者图17中所示第一侧屏蔽部分SIE3中的任一第一侧屏蔽部分SIE3相同的配置。

也根据本实施例，有可能获得与第一实施例的效果相同的效果。另外，提供第一侧屏蔽部分SIE3和第二侧屏蔽部分SIE4，并且由此有可能进一步抑制电感器IND变成内部电路CIR的噪声源。

(第三实施例)

图18是示出根据第三实施例的半导体器件SD的配置的平面图，并且对应于第一实施例中的图1。根据本实施例的半导体器件SD除了将上屏蔽部分SIE1和下屏蔽部分SIE2二者划分成多个导体块这一点之外具有与第一实施例的半导体器件SD相同的配置。也就是说，在本实施例中，上屏蔽部分SIE1和下屏蔽部分SIE2中的每个屏蔽部分具有其中沿着电感器IND布置多个导体块的配置。

具体而言，在沿着电感器IND的方向上查看时在相同位置划分上屏蔽部分SIE1和下屏蔽部分SIE2。注意在沿着电感器IND的方向上查看时可以在互不相同的位置划分上屏蔽部分SIE1和下屏蔽部分SIE2。这里向配置上屏蔽部分SIE1的多个导体块施加彼此相同的固定电势(电源电势或者接地电势)，并且也向配置下屏蔽部分SIE2的多个导体块施加彼此相同的固定电势(电源电势或者接地电势)。

也根据本实施例，有可能获得与第一实施例的效果相同的效果。另外，将上屏蔽部分SIE1和下屏蔽部分SIE2划分成多个导体块，并且由此有可能抑制在上屏蔽部分SIE1和下屏蔽部分SIE2中的每个屏蔽部分中生成涡电流。在这一情况下，有可能抑制降低电感器IND对磁场改变的检测灵敏度。

注意也在第二实施例中，与在本实施例中一样，可以将上屏蔽部分SIE1和下屏蔽部分SIE2划分成多个导体块。在这一情况下，与上屏蔽部分SIE1和下屏蔽部分SIE2一样也将第一侧屏蔽部分SIE3和第二侧屏蔽部分SIE4划分成多个导体块。在这一情况下，在沿着导体块IND的方向上查看时在相同位置划分上屏蔽部分SIE2、下屏蔽部分SIE2、第一侧屏蔽部分SIE3和第二侧屏蔽部分SIE4。也在这样的配置中，有可能获得与第三实施例的效果相同的效果。

(第四实施例)

图19是示出根据第四实施例的半导体器件SD的配置的截面图，并且对应于第一实施例中的图3(即图1的A-A’截面图)。根据本实施例的半导体器件除了下屏蔽部分SIE2的配置之外具有与根据第一至第三实施例的半导体器件SD相同的配置。图19示出与第二实施例的情况相同的情况。

在本实施例中，下屏蔽部分SIE2配置有在衬底SUB中形成的杂质层INP。杂质层INP位于衬底SUB中形成的阱WEL的表面层中。杂质层INP和阱WEL可以是具有彼此相同的传导性类型的杂质层或者可以是具有互不相同的导体类型的杂质层。这里，在杂质层INP是具有p型的杂质层时，向杂质层INP施加接地电势，并且在杂质层INP是具有n型的杂质层时，向杂质层INP施加源电势。

也根据本实施例，有可能获得与第一至第三实施例的效果相同的效果。另外，下屏蔽部分SIE2可以未位于多层布线层MIC中，并且由此有可能增加配置电感器IND的布线层数目。在这一情况下，有可能增加电感器IND的绕组数目。

另外，在杂质层INP和阱WEL是具有互不相同的导体类型的杂质层时，在其边界处生成耗尽层。在这一情况下，提高下屏蔽部分SIE2的屏蔽效果。

注意如图20中所示，可以在杂质层INP的表面层中形成硅化物层SIL。在这一情况下，由于使杂质层INP具有更低电阻率，所以稳定杂质层INP的电势。

(第五实施例)

图21是示出根据第五实施例的半导体器件SD的配置的截面图，并且对应于第一实施例中的图3(即图1的A-A’截面图)。根据本实施例的半导体器件SD除了在下屏蔽部分SIE2之下提供杂质层INP、阱WEL和硅化物层SIL这一点之外具有与第一至第三实施例的配置相同的配置。这一附图示出与第二实施例的情况相同的情况。如在第四实施例中所示配置杂质层INP、阱WEL和硅化物层SIL。然后，硅化物层SIL通过过孔耦合到下屏蔽部分SIE2。这一过孔可以是屏蔽的过孔。

也根据本实施例，有可能获得与第一至第三实施例的效果相同的效果。另外，下屏蔽部分SIE2和杂质层INP这两层屏蔽电感器IND的下侧。因而有可能进一步抑制噪声从电感器IND的下侧向外界泄漏。

尽管已经根据如以上描述的实施例说明本发明人实现的本发明，但是本发明显然不限于实施例并且可以在未脱离其主旨的范围内加以各种改变。

Claims (16)

1.一种半导体器件，包括：

衬底；

内部电路；

在所述衬底之上形成的多层布线层；

电感器，所述电感器通过使用所述多层布线层来形成并且所述电感器被提供以便在平面图中包围所述内部电路，并且所述电感器的两端耦合到所述内部电路；

上屏蔽部分，所述上屏蔽部分通过使用所述多层布线层来形成、在所述平面图中与所述电感器重叠、位于在厚度方向上高于所述电感器的层中并且具有各自与所述电感器重叠的多个第一开口；以及

下屏蔽部分，所述下屏蔽部分在所述平面图中与所述电感器重叠并且位于在所述厚度方向上低于所述电感器的层中，

其中所述第一开口具有矩形形状并且也具有与所述电感器平行的纵向方向。

2.根据权利要求1所述的半导体器件，

其中所述下屏蔽部分通过使用所述多层布线层来形成。

3.根据权利要求2所述的半导体器件，

其中所述下屏蔽部分具有各自与所述电感器重叠的多个第二开口。

4.根据权利要求3所述的半导体器件，

其中所述第一开口和所述第二开口至少在其部分中相互重叠。

5.根据权利要求2所述的半导体器件，

其中所述下屏蔽部分还包括在所述衬底中形成的杂质层。

6.根据权利要求1所述的半导体器件，

其中所述下屏蔽部分包括在所述衬底中形成的杂质层。

7.根据权利要求6所述的半导体器件，

其中提供在所述杂质层的表面层中形成的硅化物层。

8.根据权利要求1所述的半导体器件，

其中所述电感器在多匝中包围所述内部电路，并且作为第一匝的第一环状构件和作为第二匝的第二环状构件在所述平面图中从彼此移位，并且

分别在所述第一环状构件以上和在所述第二环状构件以上提供所述第一开口。

9.根据权利要求8所述的半导体器件，

其中在与所述电感器平行的方向上交替地布置在所述第一环状构件以上提供的所述第一开口和在所述第二环状构件以上提供的所述第一开口。

10.根据权利要求1所述的半导体器件，

其中，在A表示所述第一开口的开口宽度、T表示所述上屏蔽部分的厚度并且D表示在所述上屏蔽部分的下表面与所述电感器的上表面之间的距离时，提供关系为A≤(T+D)x 2/3。

11.根据权利要求1所述的半导体器件，还包括：

在所述多层布线层中提供的第一电极焊盘和第二电极焊盘；

将所述第一电极焊盘耦合到所述内部电路的第一耦合路径；以及

将所述第二电极焊盘耦合到所述上屏蔽部分的第二耦合路径。

12.根据权利要求1所述的半导体器件，

其中所述上屏蔽部分具有如下配置，在所述配置中在所述平面图中沿着所述电感器布置多个导体块。

13.根据权利要求1所述的半导体器件，还包括：

第一侧屏蔽部分，所述第一侧屏蔽部分通过使用所述多层布线层来形成、在所述平面图中位于所述电感器与所述内部电路之间并且在所述厚度方向上耦合所述上屏蔽部分和所述下屏蔽部分。

14.根据权利要求13所述的半导体器件，

其中所述多层布线层包括其中形成过孔的过孔层，并且

所述第一侧屏蔽部分的位于所述过孔层中的部分配置有彼此分离的多个所述过孔。

15.根据权利要求13所述的半导体器件，

其中所述多层布线层具有其中形成过孔的过孔层，并且

所述第一侧屏蔽部分的位于所述过孔层中的部分配置有切口过孔。

16.根据权利要求13所述的半导体器件，还包括：

第二侧屏蔽部分，所述第二侧屏蔽部分通过使用所述多层布线层来形成、在所述平面图中从所述电感器在所述半导体器件的外周界侧上被提供并且在所述厚度方向上耦合所述上屏蔽部分和所述下屏蔽部分。