CN102195574A - 功率放大器器件 - Google Patents

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CN102195574A CN2011100487837A CN201110048783A CN102195574A CN 102195574 A CN102195574 A CN 102195574A CN 2011100487837 A CN2011100487837 A CN 2011100487837A CN 201110048783 A CN201110048783 A CN 201110048783A CN 102195574 A CN102195574 A CN 102195574A
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川上刚史
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Abstract

本发明提供一种功率放大器器件，该功率放大器器件同时满足提供高输出和降低由所述功率放大器器件所占的芯片面积。形成于衬底之上的功率放大器器件包括设置为大体环状几何图形的初级电感器、接地图案、晶体管对和次级电感器。所述接地图案设置成当从垂直于所述衬底的方向观察时从环状的初级电感器内部的区域的部分延伸至所述初级电感器外部的区域内并且在所述初级电感器外部的区域中的多个点处接地。形成与初级电感器连接的晶体管对的第一晶体管和第二晶体管的第一主电极分别耦合至每个初级电感器的两个端部。第一晶体管和第二晶体管的第二主电极耦合至在初级电感器内部的区域中的所述接地图案并与相应的所述多个接地点电导通。

Description

功率放大器器件
相关申请的交叉引用
在此通过参考引入2010年2月26日提交的第2010-42840号日本专利申请的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及将输入信号放大至所需电压电平的功率放大器器件。
背景技术
对于诸如移动电话终端之类的通信设备而言，重要的挑战是降低功率放大器器件和其他内置组件所占的面积并降低其成本。举例而言，未审查的第2005-503679号日本专利申请公开文本(PCT申请的翻译文本)(专利文献1)公开了用于有效地和低成本地放大射频(RF)信号的分布式功率放大器器件。
依据上面文献的功率放大器器件包括多个推挽放大器，所述多个推挽放大器彼此耦合以形成环状几何图形。幅度相等但是相位相反的输入信号输入至每个推挽放大器中的邻近放大器(晶体管)。由耦合所述多个推挽放大器形成的闭环起初级绕组的作用。所述功率放大器器件还包括适于所述初级绕组的几何图形的次级绕组。所述次级绕组有效地合成每个所述推挽放大器输出的功率。
[现有技术文献]
[专利文献]
[专利文献1]
未审查的第2005-503679号日本专利申请公开文本(PCT申请的翻译文本)
发明内容
在上面的专利文献中描述的功率放大器器件中，所述晶体管设置在变压器外部的区域中。然而，考虑到功率放大器器件提供数瓦量级的输出功率，用于安置所述晶体管的总面积变大。上面的布置遇到整个功率放大器器件所占的芯片面积变大的问题。
本发明的一个目标是提供一种如下类型的功率放大器器件，该功率放大器器件合成差动操作的多个晶体管对的输出，所述功率放大器器件同时满足提供高输出和降低由所述器件所占的芯片面积。
本发明总结如下。功率放大器器件，形成于衬底之上，包括初级电感器、接地图案、多个晶体管对以及次级电感器。所述初级电感器包括被设置为当从垂直于所述衬底的方向观察时呈大体环状几何图形的多个电感器元件。所述接地图案被设置成当从垂直于所述衬底的方向观察时从环状的所述初级电感器内部的区域的部分延伸至所述初级电感器外部的区域内，并且在所述初级电感器外部的区域中的多个点处接地。所述多个晶体管对的每一对被设置成与所述多个电感器元件中的每一个连接。形成与所述电感器元件连接的晶体管对的第一晶体管和第二晶体管的第一主电极分别耦合至所述多个电感器元件的每一个的两个端部。所述第一晶体管和第二晶体管的第二主电极耦合至在所述初级电感器内部的区域中的所述接地图案，并与相应的多个点电导通。提供作为差动输入信号的成对的第一信号和第二信号以分别控制所述第一晶体管和第二晶体管的电极。环状地提供包括一匝绕组或多匝绕组的次级电感器使得环绕所述初级电感器，并且次级电感器还通过磁耦合至所述初级电感器来合成并输出在每个所述电感器元件中合成的所述第一信号和第二信号的合成信号。
依据本发明，多个晶体管对布置于变压器内的区域中，所述变压器由初级电感器和次级电感器构成，或者所述多个晶体管对布置于所述晶体管对与这些电感器交叠的区域中。因此，所述功率放大器器件所占的芯片面积可被制成小于迄今为止已知的可对比的功率放大器所占的芯片面积。此外，依据本发明，耦合至所述晶体管的第二电极的接地图案在所述变压器外部的区域中的多个点处接地。因此，可以降低所述第二电极和所述接地节点之间的通路中的寄生电阻和寄生电感。可防止所述功率放大器器件的输出的减小。
附图说明
图1是示出了基于变压器的功率放大器的电路图，其中，匝数比为1∶m的n级变压器耦合在一起；
图2是示出了根据本发明的第一实施方式的功率放大器器件300的配置的平面图；
图3A、图3B和图3C是示出了图2中的功率放大器器件300的每个组件的平面图；
图4是示出了从图3A选取的初级电感器104部分的平面图；
图5是用以说明图2所示功率放大器器件300的横截面结构的示意性横截面图；
图6A和图6B是更详细地示出了晶体管Q1p结构的平面图；
图7是图2的功率放大器器件300的等效电路图；
图8是示出了作为针对所述第一实施方式的第一对比实施例的功率放大器器件300A的配置的图；
图9是示出了作为针对所述第一实施方式的第二对比实施例的功率放大器器件300B的配置的图；
图10是示出了作为对所述第一实施方式进行修改的第一实施例的功率放大器器件的配置的电路图；
图11是示出了作为对所述第一实施方式进行修改的第二实施例的接地图案102a的平面图；
图12是示出了作为对所述第一实施方式进行修改的第三实施例的接地图案102b的平面图；
图13是示出了依据本发明第二实施方式的功率放大器器件301的配置的平面图；
图14是示出了从图13选取的初级电感器部分的平面图；
图15是示出了从图13选取的接地图案部分的平面图；
图16是示出了作为对图15中接地图案202进行修改的实施例的接地图案202a的配置的平面图；
图17是示出了作为对图15中接地图案202进行修改的另一实施例的接地图案202b的配置的平面图；
图18是示出了依据对本发明的第二实施方式进行修改的第一实施例的功率放大器器件302的配置的平面图；
图19是示出了从图18选取的初级电感器部分的平面图；
图20是示出了从图18选取的接地图案部分的平面图；
图21是示出了作为对图20中接地图案212进行修改的实施例的接地图案212a的配置的平面图；
图22是示出了作为对图20中接地图案212进行修改的另一实施例的接地图案212b的配置的平面图；
图23是示出了依据对本发明的第二实施方式进行修改的第二实施例的功率放大器器件303的配置的平面图；
图24是示出了依据本发明第三实施方式的功率放大器器件304的配置的平面图；
图25示出了从图24选取的接地图案150；
图26A和图26B是进一步说明图25中接地图案150的效果的图；
图27是示出了作为对图25中接地图案进行修改的实施例的接地图案150a的配置的平面图；
图28A、图28B和图28C是示出了作为对本发明的第三实施方式修改的第二实施例的功率放大器器件的配置的平面图；
图29是示出了依据本发明第四实施方式的功率放大器器件306的配置的平面图；以及
图30是示出了从图29选取的接地图案109部分的平面图。
具体实施方式
在下文中，将参照附图详细描述本发明的优选实施方式。相同或对应的部分被指定相同的参考标号或标识符，并且不对它们重复描述。
<第一实施方式>
[基于变压器的功率放大器的原理]
首先，描述构成本发明基础的基于变压器的功率放大器的原理。
图1是示出了基于变压器的功率放大器的电路图，其中具有匝数比为1∶m的n级变压器耦合在一起。参见图1，基于变压器的功率放大器包括n个(n是2或2以上的整数)变压器XF1至XFn和n对晶体管(AP1，AN1)至(APn，ANn)，提供每对晶体管用于与变压器XF1至XFn中的每一个连接。每对晶体管中的晶体管AP，AN分别耦合至与所述该对晶体管连接的变压器XF的初级绕组的两个端部。所述变压器XF1至XFn的次级绕组串联耦合至负载电阻RL。
每个放大器对AP，AN是由源极接地的NMOS(N沟道金属氧化物半导体)晶体管(N沟道绝缘栅场效应晶体管)构成的。下文中，放大器对AP，AN还可称为晶体管对AP，AN。向晶体管对AP，AN的每个栅极输入差动信号，即，幅度相同但是相位相反的两个信号IN+，IN-(第一信号和第二信号)。
在图1的电路配置中，通过耦合匝数比为1∶m的n级变压器XF，可以使所述晶体管的输出电压为1/(2mn)。举例而言，假设所述基于变压器的功率放大器的输出是4W并且负载电阻RL是50Ω，其次级绕组串联耦合的所述变压器XF1至XFn的输出电压幅度(0至峰值)是20V。在这种情形下，每个晶体管的漏极处的电压幅度变成10/mn V。此时，由于每个变压器XF的初级绕组处的负载电阻RL的转化幅度(负载阻抗)是50/(2m2n)Ω，所以每个晶体管的漏极电流幅度变成0.4mA，这不取决于级数n。因此，基于变压器的功率放大器成为用于通过微CMOS工艺实现提供数瓦量级输出功率的功率放大器器件的有用手段。
[第一实施方式的功率放大器器件300的配置]
图2是示出了依据本发明的第一实施方式的功率放大器器件300的配置的平面图。图2所示的功率放大器器件300形成于衬底之上并包括初级电感器(在图3中以参考标号104表示)、次级电感器3、接地图案(在图3中以参考标号102表示)以及两对晶体管(Q1p，Q1n)和(Q2p，Q2n)，所述初级电感器由电感器元件1，2构成。在下文中，平行于所述衬底的平面假定为XY平面，并且垂直于所述衬底的方向假定为Z方向。为了区别沿坐标轴的两个方向，使它们标记有正号和负号，例如+Z方向和-Z方向。
图3A)、图3B和图3C是示出了图2中功率放大器器件300的每个组件的平面图。图3A是由初级电感器104和次级电感器3构成的变压器101的平面图。图3B是接地图案102的平面图。图3C是示意性地示出晶体管对Q1p，Q1n和Q2p，Q2n(统称为放大器103)的布置的图。在所述第一实施方式的情形中，假定每个变压器具有匝数比1∶1并且假定两级耦合在一起。
图4是示出了从图3A选取的初级电感器104部分的平面图。参照图4，初级电感器104由电感器元件1，2构成，所述电感器元件1，2设置为绕垂直于所述衬底的中心轴CP呈大体环状几何图形。初级绕组104的整体外形绕所述中心轴CP是两次旋转(two-turn)对称的，并且关于对称平面9和对称平面10中的每一个是镜面对称的，所述对称平面9和对称平面10均平行于XZ平面。电感器元件1的一端1p和电感器元件2的一端2n布置为跨对称平面10彼此靠近，电感器元件1的另一端1n和电感器元件2的另一端2p布置为跨对称平面10彼此靠近。
再次参照图2和图3A，环状地设置次级电感器3使得围绕初级电感器104。次级电感器3通过磁耦合至初级电感器104产生已输入至所述电感器元件的信号的合成输出。在功率放大器器件300提供差动输出的情形中，差动信号从次级电感器3的两个端部3p，3n输出。在功率放大器300提供单相输出的情形中，一个端部3n接地，另一个端部3p输出单相输出信号OUT。在后一种情形中，可以通过将端部3n经由接触孔e耦合至接地图案102而将端部3n接地。尽管图2和图3A中所示的次级电感器3具有一匝绕组，但是次级电感器3可具有多匝绕组。
接地图案102包括布线部分4至7和接合部分8。当从垂直于所述衬底的方向观察时，布线部分4从中心轴CP附近处沿图4中的对称平面9在X方向上延伸至变压器111外部的区域，并且布线部分4的端部端子接地。当从垂直于所述衬底的方向观察时，布线部分5从中心轴CP附近处沿图4中的对称平面10在Y方向上延伸至变压器101外部的区域，并且布线部分5的端部端子接地。当从垂直于所述衬底的方向观察时，布线部分6从中心轴CP附近处沿图4中的对称平面9在X方向上延伸至变压器101外部的区域，并且布线部分5的端部端子接地。当从垂直于所述衬底的方向观察时，布线部分7从中心轴CP附近处沿图4中的对称平面10在Y方向上延伸至变压器101外部的区域，并且布线部分7的端部端子接地。接合部分8设置在中心轴CP附近并且连接布线部分4至7。
晶体管Q1p，Q1n，Q2p，Q2n由NMOS晶体管实现并设置成当从垂直于所述衬底的方向观察时在变压器101边缘内部。当从垂直于所述衬底的方向观察时，变压器101的布线和每个晶体管可部分地交叠。形成所述晶体管对的晶体管并不限于NMOS晶体管；而是，举例而言，它们可以是双极晶体管。每个晶体管的具体耦合如下。
晶体管Q1p的漏极电极1pd通过接触孔f耦合至电感器元件1的端部1p，并且晶体管Q1p的源极电极1ps通过接触孔a耦合至接合部分8。晶体管Q1n的漏极电极1nd通过接触孔g耦合至电感器元件1的端部1n，并且晶体管Q1n的源极电极1ns通过接触孔b耦合至接合部分8。晶体管Q2p的漏极电极2pd通过接触孔h耦合至电感器元件2的端部2p，并且晶体管Q2p的源极电极2ps通过接触孔c耦合至接合部分8。晶体管Q2n的漏极电极2nd通过接触孔i耦合至电感器元件2的端部2n，并且晶体管Q2n的源极电极2ns通过接触孔d耦合至接合部分8。
通过与每个晶体管对连接的电感器元件向该晶体管对提供直流偏压。具体而言，如图2所示，向晶体管Q1p，Q1n提供的直流偏压Vd施加至电感器元件1的中点附近的中心抽头1c。向晶体管Q2p，Q2n提供的直流偏压Vd施加至电感器元件2的中点附近的中心抽头2c。
作为差动输入信号的输入信号IN+，IN-分别输入至晶体管Q1p，Q1n的栅极电极和晶体管Q2p，Q2n的栅极电极。由此，输入信号IN+，IN-通过晶体管Q1p，Q1n被放大，然后由电感器元件1合成。类似地，输入信号IN+，IN-通过晶体管Q2p，Q2n被放大，然后由电感器元件2合成。因此由电感器元件1和2合成的信号通过次级电感器3进一步合成，然后从端子3p输出。
图5是用以说明图2所示功率放大器器件300的横截面结构的示意性横截面图。图5的示意性横截面图意于说明金属层的位置和通过接触孔的耦合，并不严格对应于图2的平面图。
参见图5，使用在衬底SUB之上的第一金属层形成晶体管Q1p，Q1n，Q2p和Q2n。使用在所述第一金属层之上的第二金属层形成接地图案102。使用在所述第二金属层之上的第三金属层形成变压器101。
形成接触孔a，b，c和d来耦合晶体管Q1p，Q1n，Q2p，Q2n和接地图案102。形成接触孔f，g，h和i来耦合晶体管Q1p，Q1n，Q2p，Q2n和电感器元件1。在这种情形下，形成如图3B所示的开口7A，5A，5B和7B以允许接触孔f，g，h和i通过所述开口。
图6A和图6B是更详细地示出了晶体管Q1p的结构的平面图。图6A示出了漏极电极1pd、源极电极1ps和栅极电极1pg的位置，图6B示出了p型杂质区74、n型杂质区75和沟槽隔离区73在所述衬底SUB的表面上的位置。使用p型杂质区74作为NMOS晶体管的沟道区，并使用n型杂质区75交替地作为源极区或漏极区。在图6A和图6B中，示出晶体管Q1p的结构作为代表；显然地，其他晶体管Q1n，Q2p和Q2n具有与在此示出的相同结构。
形成漏极电极1pd的铝布线70通过多个接触孔CT2耦合至所述漏极区。形成源极电极1ps的铝布线71通过多个接触孔CT1耦合至所述源极区。分别形成图2中的晶体管Q1p，Q1n，Q2p和Q2n的源极电极1ps的铝布线71可形成为相互耦合在一起且为一体的。
栅极电极1pg包括多晶硅层72和通过接触孔CT3耦合至多晶硅层72的铝布线77，多晶硅层72叠置于所述沟道区之上的栅极绝缘膜的顶部上。使用图5所述的第一金属层形成铝布线77。在图6A中，为清楚示出，用阴影线标出所述多晶硅层。
[功率放大器器件300的有益效果]
根据上述功率放大器器件300，首先，通过将晶体管Q1p，Q1n，Q2p，Q2n设置在变压器101边缘内部的区域中，可以将所述功率放大器器件所占的芯片面积制成小于迄今为止已知的可对比的功率放大器器件所占的芯片面积。
其次，四个布线部分4至7提供了晶体管Q1p，Q1n，Q2p，Q2n的源极电极和接地节点GND之间的并联耦合。其结果是，可以降低从所述晶体管的源极电极至所述接地节点GND的通路中的寄生电阻和寄生电感，并且可以抑制功率放大器器件300的输出的减小。
再次，形成接地图案102的布线部分4至7贯穿图4所示的初级电感器104中的镜面对称平面9和10。因为镜面对称平面9和10充当差分操作中虚拟的交流接地，所以变压器101的RF特性较少地受到布线部分4至7的影响。因此，所述接地线的宽度可制成宽于所述接地线置于其他位置的情形中的宽度，并且，可以进一步降低从所述晶体管的接地端子至接地的通路中的寄生电阻。此外，因为接地图案102其整体具有近似于初级电感器104的镜面对称性质，所以失衡的差动操作难于发生。在下文中，在给出具体实施例和对比实施例的同时，将进一步描述功率放大器器件300的有益效果。
图7是图2中功率放大器器件300的等效电路图。在图7中，示出了电感器元件1和耦合至电感器元件1的晶体管对Q1p，Q1n。
在图7中，晶体管Q1p，Q1n的导通电阻表示为Ron，从接合部分8至接地节点GND的并联的布线部分4至7的电阻表示为Rs，并且并联的布线部分的电感表示为Ls。在这种情形中，施加至每个晶体管Q1p，Q1n的直流电压Vds(漏极-源极电压)表示为下列等式：
Vds＝Vd×(Ron/2)×(Ron/2+Rs)…(1)
从等式(1)可见，随着寄生电阻Rs增加，施加至所述晶体管的直流电压Vds减小。其结果是，所述功率放大器器件的输出OUT减小。然而，在第一实施方式的功率放大器器件300的情形中，通过提供数个布线部分4至7，将寄生电阻Rs制成尽可能的小，从而可抑制输出OUT的减小。
在图7中，所述接地线的寄生电感Ls并不影响直流电压，但是所述寄生电感对RF信号具有ω·Ls这么大的阻抗影响(其中ω是角频率)。在所述第一实施方式的情形中，如果所述功率放大器器件的差动操作是理想的，由于接合部分8充当虚拟的交流接地，所以寄生电感Ls对功率放大器器件300的输出OUT没有影响。然而，如果差动输入信号IN+，IN-是非对称的，或者如果所述晶体管的特性在线路板表面内变化，则所述功率放大器器件的差动操作将变得失衡。在这种情形下，通过将寄生电感Ls制成尽可能的小，可以抑制输出OUT的减小。
图8是示出了作为针对所述第一实施方式的第一对比实施例的功率放大器器件300A的配置的图。在图8中，示出了晶体管Q1p，Q1n，Q2p，Q2n设置在变压器101外部的区域中的实施例。
在对多个差动操作的晶体管对的输出进行合成的此类功率放大器器件中，通常将晶体管Q1p，Q1n，Q2p，Q2n布置于所述变压器外，如图8所示。在这种情形中，晶体管Q1p和Q2n的共同的源极电极81通过键合线80B可耦合至接地节点GND，并且晶体管Q1n和Q2p的共同的源极电极82通过键合线80A可耦合至接地节点GND。因此，可以降低晶体管Q1p，Q1n，Q2p，Q2n的源极电极和接地节点GND之间的通路中的寄生电阻和寄生电感。然而，由于需要更大的面积以安置用于提供数瓦量级输出功率的功率放大器器件的晶体管，所以由如图8所示的整个功率放大器器件所占的芯片面积变得比所述第一实施方式的功率放大器器件所占的芯片面积更大。
在所述第一实施方式的功率放大器器件300中，整个功率放大器器件设计成通过将所述晶体管布置在所述变压器的内部以占据更小的芯片面积。此外，通过提供用于接地的布线部分4至7使得关于对称平面9和10垂直地镜面对称，可以将寄生电阻和寄生电感制成尽可能的小。
图9是示出了作为针对所述第一实施方式的第二对比实施例的功率放大器300B的配置的图。在图9中，示出了在变压器101内的区域中设置晶体管Q1p，Q1n，Q2p，Q2n的实施例。然而，在图9的情形中，通过单个的布线部分83和键合线80D，将接合部分8耦合至接地节点GND。
在图9的情形中，布线部分83具有的寄生电阻和寄生电感是图2中所示的布线部分4至7的总寄生电阻和寄生电感的至少4倍。此外，布线部分83放置为不关于对称平面9和10成镜面对称。所以，输出OUT将变得比依据所述第一实施方式的功率放大器器件300的输出要低。
[对所述第一实施方式进行修改的实施例]
图10是示出了作为对所述第一实施方式进行修改的第一实施例的功率放大器器件的配置的电路图。在图10中，示出了差动对包括n对并联晶体管的实施例。在图10的电路图中，仅示出了用于图2的电感器元件1的晶体管，但是假设用于电感器元件2的晶体管也如本图所示那样提供。
图10的功率放大器器件包括在电感器元件1的端部1p和接合部分8之间并联耦合的n个晶体管Q1p_1至Q1p_n以及在电感器元件1的端部1n和接合部分8之间并联耦合的n个晶体管Q1n_1至Q1n_n。第一信号IN+输入至Q1p_1至Q1p_n的栅极电极，并且第二信号IN-输入至晶体管Q1n_1至Q1n_n的栅极电极。
在这种情形中，施加至所述n个并联耦合晶体管的直流电压Vds(漏极-源极电压)表示为下面的等式：
Vds＝Vd×(Ron/2n)×(Ron/2n+Rs)…(2)
从等式(2)可见，随着并联晶体管数目增加至n倍(也即，用于安置所述晶体管的总面积增加至n倍)，所述晶体管的导通电阻Ron减小至1/n。所以，由于电阻分割，从接合部分8至接地节点GND的通路中的寄生电阻Rs导致更大的电压下降。与安置有单个晶体管的情形相比，这将显著地降低施加至所述晶体管的直流电压Vds。
如图2所示，如果数个布线部分4至7提供接合部分8和接地节点GND之间的并联耦合，则可以抑制施加至所述晶体管的直流电压的降低。图10中的其他方面与图7的电路图相同，因此，相同或对应的部分被指定相同的参考标号，并且不再对其重复描述。
图11是示出了作为对所述第一实施方式进行修改的第二实施例的接地图案102a的平面图。在图11中，还示出了初级电感器1和2以及次级电感器3的布局。
如图11中所示，接地图案102a可以沿图4中的镜面对称平面9仅配置有布线部分4、布线部分6和接合部分8。在这种情形中，接合部分8和接地节点GND之间的通路中的寄生电阻和寄生电感变得大于图2情形中的寄生电阻和寄生电感，但是可以制成小于图9的对比实施例的情形中的寄生电阻和寄生电感。
图12是示出了作为对所述第一实施方式进行修改的第三实施例的接地图案102b的平面图。在图12中，还示出了初级电感器1，2和次级电感器3的布局。
如图12中所示，接地图案102b可以沿图4中的镜面对称平面10仅配置有布线部分5、布线部分7和接合部分8。在这种情形中，接合部分8和接地节点GND之间的通路中的寄生电阻和寄生电感变得大于图2情形中的寄生电阻和寄生电感，但是可以制成小于图9的对比实施例情形中的寄生电阻和寄生电感。
<第二实施方式>
尽管所述第一实施方式示出了其中变压器合成两对差动操作晶体管的输出的功率放大器器件的实施例，但即使这种晶体管的对数有所改变，也可以实现相同的功能/效果。
图13是示出了依据本发明第二实施方式的功率放大器器件301的配置的平面图。如图13所示，在衬底上提供的功率放大器器件301包括初级电感器(在图14中以参考标号201表示)、次级电感器20、接地图案(在图15中以参考标号202表示)和三对晶体管(Q1p，Q1n)、(Q2p，Q2n)、(Q3p，Q3n)，所述初级电感器由电感器元件21、22和23构成。
图14是示出了从图13选取的初级电感器部分的平面图。参照图14，初级电感器201由电感器元件21、22和23构成，电感器元件21、22和23绕垂直于所述衬底的中心轴CP设置成大体环状几何图形。初级电感器201的整体外形绕中心轴CP是三次旋转(three-turn)对称的并且关于对称平面25、26和27中的每一个都是镜面对称的，对称平面25、26和27中的每一个都包括中心轴CP。
图15是示出了从图13选取的接地图案部分的平面图。参照图15，接地图案202包括布线部分25a、25b、26a、26b、27a、27b和接合部分24。当从垂直于所述衬底的方向观察时，布线部分25a、25b沿图14中的对称平面25放置，并在图14中的中心轴CP附近的接合部分24中耦合在一起。布线部分25a、25b分别在环状初级电感器201(21，22，23)外部的区域中接地。当从垂直于所述衬底的方向观察时，布线部分26a、26b沿图14中的对称平面26放置，并在接合部分24中耦合在一起。布线部分26a、26b分别在环状初级电感器201外部的区域中接地。当从垂直于所述衬底的方向观察时，布线部分27a、27b沿图14中的对称平面27放置，并在接合部分24中耦合在一起。布线部分27a、27b分别在环状初级电感器201外部的区域中接地。进一步地在图15中的布线部分25a、25b、26a、26b、27a、27b中提供类似于图3B所示的开口，但是在此处的图示中省略了该开口。对于初级电感器201而言，接地图案202关于相同的旋转对称轴CP具有旋转对称性，并关于相同的镜面对称平面25、26和27具有镜面对称性。
再次参照图13，次级电感器20环状地设置使得围绕初级电感器201(21、22和23)。次级电感器20通过磁耦合至初级电感器201生成已输入至所述电感器元件的信号的合成输出。在功率放大器器件301提供差动输出的情形中，从次级电感器20的两个端部20p和20n输出差动信号。在功率放大器器件301提供单相输出的情形中，一个端部20n接地，并从另一端部20p输出单相输出信号OUT。尽管图13中所示的次级电感器20具有一匝绕组，但次级电感器20可具有多匝绕组。
晶体管Q1p、Q1n的漏极电极分别耦合至电感器元件21的端部21p和21n，并且晶体管Q1p、Q1n的源极电极耦合至接合部分(在图15中以参考标号24表示)。作为差动输入信号的第一信号IN+和第二信号IN-输入至晶体管对Q1p和Q1n的栅极电极。用于晶体管Q1p和Q1n的偏压Vd施加至电感器元件21的中点附近的中心抽头21c。
晶体管Q2p、Q2n的漏极电极分别耦合至电感器元件22的端部22p、22n，并且晶体管Q2p、Q2n的源极电极耦合至接合部分(在图15中以参考标号24表示)。作为差动输入信号的第一信号IN+和第二信号IN-输入至晶体管对Q2p、Q2n的栅极电极。用于晶体管Q2p、Q2n的偏压Vd施加至电感器元件22的中点附近的中心抽头22c。
晶体管Q3p、Q3n的漏极电极分别耦合至电感器元件23的端部23p、23n，并且晶体管Q3p、Q3n的源极电极耦合至接合部分(在图15中以参考标号24表示)。作为差动输入信号的第一信号IN+和第二信号IN-输入至晶体管对Q3p、Q3n的栅极电极。用于晶体管Q3p、Q3n的偏压Vd施加至电感器元件23的中点附近的中心抽头23c。
相比于图9的对比实施例，通过应用接地图案202，从所述晶体管的源极电极至接地节点GND的通路中的寄生电阻和寄生电感粗略地降低至1/6。
[对接地图案进行修改的实施例]
图16是示出了作为对图15中的接地图案202进行修改的实施例的接地图案202a的配置的平面图。在图16中，还示出了初级电感器201(21、22、23)的布局。
如图16所示，接地图案202a可仅配置有图15中的布线部分25a、26a、27a和接合部分24。接地图案202a的整体外形关于图14中的中心轴CP是三次旋转对称的，并且关于对称平面25、26和27中的每一个是镜面对称的。在这种情形中，相比于图13的情形，接合部分24与接地节点GND之间的通路中的寄生电阻和寄生电感变为两倍，但是可制成小于图9中的对比实施例的情形。
图17是示出了作为对图15中的接地图案202进行修改的另一实施例的接地图案202b的配置的平面图。在图17中，还示出了初级电感器201(21、22、23)的布局。
如图17所示，接地图案202b可仅配置有图15中的布线部分25b、26b、27b和接合部分24。接地图案202b的整体外形关于图14中的中心轴CP是三次旋转对称的，并关于对称平面25、26和27中的每一个是镜面对称的。在这种情形中，相比于图13的情形，接合部分24与接地节点GND之间的通路中的寄生电阻和寄生电感变为两倍，但是可制成小于图9中的对比实施例的情形。
[功率放大器器件302的配置]
图18是示出了依据对本发明的第二实施方式进行修改的第一实施例的功率放大器器件302的配置的平面图。图18中所示的功率放大器器件302提供在所述衬底之上，并且包括由电感器元件31、32、33和34构成的初级电感器(在图19中以参考标号211表示)、次级电感器30、接地图案(在图20中以参考标号212表示)以及四对晶体管(Q1p，Q1n)、(Q2p，Q2n)、(Q3p，Q3n)和(Q4p，Q4n)。
图19是示出了从图18选取的初级电感器部分的平面图。参照图19，初级电感器211由设置为绕垂直于衬底的中心轴CP呈大体环状几何图形的电感器元件31、32、33和34构成。初级电感器211的整体外形绕中心轴CP是四次旋转(four-turn)对称的，并关于对称平面36、37、38和39中的每一个是镜面对称的，对称平面36、37、38和39的每一个包括中心轴CP。
图20是示出了从图18选取的接地图案部分的平面图。参照图20，接地图案212包括布线部分36a、36b、37a、37b、38a、38b、39a、39b和接合部分35。当从垂直于所述衬底的方向观察时，布线部分36a、36b沿图19中的对称平面36放置，并在图19中的中心轴CP附近的接合部分35中耦合在一起。布线部分36a、36b分别在环状初级电感器211(31，32，33和34)外部的区域中接地。当从垂直于所述衬底的方向观察时，布线部分37a、37b沿图19中的对称平面37放置，并在接合部分35中耦合在一起。布线部分37a、37b分别在环状初级电感器211外部的区域中接地。当从垂直于所述衬底的方向观察时，布线部分38a、38b沿图19中的对称平面38放置，并在接合部分35中耦合在一起。布线部分38a、38b分别在环状初级电感器211外部的区域中接地。当从垂直于所述衬底的方向观察时，布线部分39a、39b沿图19中的对称平面39放置，并在接合部分35中耦合在一起。布线部分39a、39b分别在环状初级电感器211外部的区域中接地。在图20中的布线部分36a、36b、37a、37b、38a、38b、39a和39b中进一步提供类似于图3B所示的开口，但在此处的图示中省略了该开口。对于初级电感器211而言，接地图案212关于相同的旋转对称轴CP以及镜面对称平面36、37、38和39具有镜面对称性。
再次参见图18，环状地设置次级电感器30使得围绕初级电感器211(31，32，33和34)。次级电感器30通过磁耦合至初级电感器211生成已输入至所述电感器元件的信号的合成输出。在功率放大器器件302提供差动输出的情形中，差动信号从次级电感器30的两个端部30p和30n输出。在功率放大器器件302提供单相输出的情形中，一个端部30n接地，而单相输出信号OUT从另一个端部30p输出。虽然图18中所示的次级电感器30具有一匝绕组，但是次级电感器30可具有多匝绕组。
晶体管Q1p、Q1n的漏极电极分别耦合至电感器元件31的端部31p、31n，并且晶体管Q1p、Q1n的源极电极耦合至接合部分(在图20中以参考标号35表示)。作为差动输入信号的第一信号IN+和第二信号IN-输入至晶体管对Q1p、Q1n的栅极电极。用于晶体管Q1p、Q1n的偏压Vd施加至电感器元件31的中点附近的中心抽头31c。
晶体管Q2p、Q2n的漏极电极分别耦合至电感器元件32的端部32p、32n，并且晶体管Q2p、Q2n的源极电极耦合至接合部分(在图20中以参考标号35表示)。作为差动输入信号的第一信号IN+和第二信号IN-输入至晶体管对Q2p、Q2n的栅极电极。用于晶体管Q2p、Q2n的偏压Vd施加至电感器元件32的中点附近的中心抽头32c。
晶体管Q3p、Q3n的漏极电极分别耦合至电感器元件33的端部33p、33n，并且晶体管Q3p、Q3n的源极电极耦合至接合部分(在图20中以参考标号35表示)。作为差动输入信号的第一信号IN+和第二信号IN-输入至晶体管对Q3p、Q3n的栅极电极。用于晶体管Q3p、Q3n的偏压Vd施加至电感器元件33的中点附近的中心抽头33c。
晶体管Q4p、Q4n的漏极电极分别耦合至电感器元件34的端部34p、34n，并且晶体管Q4p、Q4n的源极电极耦合至接合部分(在图20中以参考标号35表示)。作为差动输入信号的第一信号IN+和第二信号IN-输入至晶体管对Q4p、Q4n的栅极电极。用于晶体管Q4p、Q4n的偏压Vd施加至电感器元件34的中点附近的中心抽头34c。
相比于图9的对比实施例，通过应用接地图案212，从晶体管的源极电极至接地节点GND的通路中的寄生电阻和寄生电感粗略地降低至1/8。
[对接地图案进行修改的实施例]
图21是示出了作为对图20中的接地图案212进行修改的实施例的接地图案212a的配置的平面图。在图21中，还示出了初级电感器211(31，32，33和34)的布局。
如图21所示，接地图案212a可仅配置有图19中的布线部分36a、36b、38a、38b和接合部分35。接地图案212a的整体外形关于图19中的中心轴CP是四次旋转对称的，并关于对称平面36、37、38和39中的每一个是镜面对称的。在这种情形中，相比于图18的情形，接合部分35与接地节点GND之间的通路中的寄生电阻和寄生电感变为两倍，但是可制成小于图9中的对比实施例的情形。
图22是示出了作为对图20中接地图案212进行修改的另一实施例的接地图案212b的配置的平面图。在图22中，还示出了初级电感器211(31，32，33和34)的布局。
如图22所示，接地图案212b可仅配置有图19中的布线部分37a、37b、39a、39b和接合部分35。接地图案212b的整体外形关于图19中的中心轴CP是四次旋转对称的，并关于对称平面36、37、38和39中的每一个是镜面对称的。在这种情形中，相比于图18的情形，接合部分35和接地节点GND之间的通路中的寄生电阻和寄生电感变为两倍，但是可制成小于图9中的对比实施例的情形。
[功率放大器器件303的配置]
图23是示出了依据对本发明的第二实施方式进行修改的第二实施例的功率放大器器件303的配置的平面图。图23中所示的功率放大器器件303提供在所述衬底之上，并且包括初级电感器40、次级电感器41、接地图案43以及一对晶体管(Q1p，Q1n)。
绕垂直于所述衬底的中心轴CP呈大体环状几何图形地提供初级电感器40。初级电感器40的整体外形关于包括中心轴CP的对称平面42是镜面对称的。
当从垂直于所述衬底的方向观察时，接地图案43是沿对称平面42放置的布线，并且从初级电感器40一侧的外部的区域延伸至初级电感器40的相对侧的外部的区域内。接地图案43在两个端部处均接地。接地图案43可被认为是其中沿对称平面42的两个布线部分在中心轴CP附近的接合部分中耦合在一起的结构。
环状地提供次级电感器41使得围绕初级电感器40。次级电感器41通过磁耦合至初级电感器40输出已输入至初级电感器40的信号。在功率放大器器件303提供差动输出的情形中，从次级电感器41的两个端部41p和41n输出差动信号。在功率放大器器件303提供单相输出的情形中，一个端部41n接地，而从另一个端部41p输出单相输出信号OUT。虽然图23中所示的初级电感器40和次级电感器41具有一匝绕组，但是它们可具有多匝绕组。
晶体管Q1p、Q1n的漏极电极分别耦合至初级电感器40的端部40p、40n，并且晶体管Q1p、Q1n的源极电极耦合至接地图案43。作为差动输入信号的第一信号IN+和第二信号IN-输入至晶体管对Q1p、Q1n的栅极电极。用于晶体管Q1p、Q1n的偏压Vd施加至初级电感器40的中点附近的中心抽头40c。
相比于图9的对比实施例，通过应用接地图案43，从晶体管的源极电极至接地节点GND的通路中的寄生电阻和寄生电感粗略地降低至1/2。
<第三实施方式>
[功率放大器器件304的配置]
图24是示出了依据本发明第三实施方式的功率放大器器件304的配置的平面图。
图25示出了从图24选取的接地图案150。参照图24和图25，接地图案150被视为图案化的接地屏蔽150，接地屏蔽150通过向图3B所示的接地图案102添加以45°或90°与所述变压器(初级电感器1，2和次级电感器3)相交的多个开路线(open stub)(布线部分)50形成。多个开路线(布线部分)50的整体外形绕中心轴CP是四次旋转对称的，并且关于图4中所示的初级电感器元件1，2的对称平面9，10是镜面对称的。优选地，当从垂直于所述衬底的方向观察时，接地图案150的整体尺寸稍微大于所述变压器的整体尺寸。
当晶体管Q1p、Q1n、Q2p、Q2n布置于所述变压器(初级电感器1，2和次级电感器3)内时，由于所述晶体管位于所述变压器的磁通量聚集进入的区域中的事实，所以所述晶体管中的导电部分(铝引线和杂质区)磁耦合至所述变压器的布线部分是被关注的。所述变压器和所述晶体管之间的磁耦合导致不期望的反向电流，该反向电流则导致所述功率放大器器件的输出的减小。因此，在第三实施方式的功率放大器器件304中，所述变压器(初级电感器1，2和次级电感器3)和晶体管Q1p，Q1n，Q2p，Q2n由图案化的接地屏蔽150从空间上分隔，因此所述变压器和所述晶体管之间的磁耦合在一定程度上得以阻挡。
使用具有如图25所示的几何图形的接地图案150仍能维持显著降低从所述晶体管的源极电极至接地节点GND的通路中的寄生电阻和寄生电感的效果。然而，相比于所述第一实施方式的情形，使用图案化的接地屏蔽150对所述变压器的RF特性的影响也不小。一般而言，使用这种屏蔽导致衬底损耗的降低，也即，Q值增加和配置所述变压器的电感器的自谐振频率的降低。
图24和图25中的其他方面与图2和图3A至图3C中的相同，因此，相同或对应部分被指定相同的参考标号，并且不再对其重复描述。
图26A和图26B是进一步解释图25中接地图案150效果的图。图26A是示出其中取代接地图案150而提供单一的整片式的屏蔽膜150的对比实施例的图。图26B描绘了图25的接地图案150以与图26A的屏蔽膜151形成对比。
一般而言，提供图案化的接地屏蔽以通过氧化物膜抑制电感器(包括变压器)和损耗衬底之间的耦合。然而，当提供整片式的屏蔽膜151时，感应电动势在屏蔽膜151中生成大的涡旋电流EC，并且产生大的能量损耗。这是因为由于屏蔽膜151具有有限电阻的事实，所以不可能实现完全固定至接地电势的屏蔽膜。
因此，如图26B所示，通过在所述屏蔽膜中制作多个狭缝55，除中心轴CP附近的区域之外，涡旋电流流经的通路(绕中心轴CP的圆形通路)被切断。尽管即使在图案化的接地屏蔽150中实际上也生成了小的涡旋电流，但是相比于图26A的情形，可以降低因涡旋电流造成的能量损耗。
整片式的屏蔽膜151产生的磁屏蔽效果较高，在整片式的屏蔽膜151中，随着大的涡旋电流生成了反向的大的磁通量(以抵消原始的磁通量)。然而，由于能量损耗，不能使用屏蔽膜151。因此，即使磁屏蔽效果弱于整片式的屏蔽膜151，也使用图案化的接地屏蔽150。
此外，通过提供图案化的接地屏蔽150，可以抑制由所述变压器(初级电感器1，2和次级电感器3)和晶体管Q1p，Q1n，Q2p，Q2n之间的寄生电容产生的串扰。这种串扰抑制效果是显著的，尤其是当所述变压器和所述晶体管设置成部分交叠时。
再次参照图24和图25，优选地将开路线(布线部分)50定向成当从垂直于所述衬底的方向观察时与所述变压器(初级电感器1，2和次级电感器3)的布线部分(导体)正交(只要可能的话)。
如果开路线(布线部分)50的宽度太宽，由于切断涡旋电流流经通路的效果降低，那么能量损耗就将增加。另一方面，如果开路线(布线部分)50的宽度窄，则所述开路线的寄生电阻增加。这增加了所述变压器的布线部分(导体)和接地节点GND之间的通路(也即，从所述变压器的布线部分(导体)通过电容耦合延伸至开路线(布线部分)50，并通过开路线(布线部分)50延伸直至接地节点GND的通路)中的RF信号的损耗。因此，这减弱了抑制由所述变压器和所述晶体管之间的寄生电容产生的串扰的效果。因此，应选择开路线(布线部分)50的最佳宽度。
优选地，狭缝55(两个开路线之间的间隔)的宽度通常应较窄以提高所述屏蔽覆盖所述变压器的比例。
所述开路线的数目由以下因素决定：覆盖所述变压器至充足程度所需的面积、开路线的最佳宽度、设计规则决定的两个开路线之间的最小间隔。
[对所述第三实施方式进行修改的第一实施例]
图27是示出了作为对图25中接地图案进行修改的实施例的接地图案150a的配置的平面图。图27中的接地图案150a的几何图形与图25中的接地图案150相同，但耦合至接地节点GND的方式有所不同。在图27的情形中，在接合部分8中耦合在一起的布线部分51，52，53，54的端部进一步接地。由此，可以进一步降低晶体管Q1p，Q1n，Q2p，Q2n的源极电极和接地节点GND之间的通路中的寄生电阻和寄生电感。可以提供更多的接地点，并且可以将所有的布线部分50的端部接地。
[对所述第三实施方式进行修改的第二实施例]
图28A、图28B和图28C是示出了作为对本发明第三实施方式进行修改的第二实施例的功率放大器器件的配置的平面图。
图28A示出了由初级电感器1，2和次级电感器3构成的变压器106的配置。变压器106的配置与图3A中的变压器101相同，因此，不再对其重复描述。
图28B是示出了接地图案107的几何图形的平面图。接地图案107包括彼此通过狭缝分隔的梳状局部图案61至64(称为梳状部)。梳状部61至64包括分别耦合至接地节点GND的根部61a至64a。多个布线部分接合至梳状部61至64的每一个的根部。换言之，接地图案107具有由单个平面图案制成的几何图形，当从垂直于所述衬底的方向观察时，所述单个平面图案从变压器106内部的区域延伸至变压器106外部的区域。在所述平面图案中，在与初级电感器1，2相交的方向上制作多个狭缝开口，使得绕中心轴CP没有形成闭合的圆形通路。
梳状部64通过接触孔e耦合至次级电感器3的一个端部3n。图28B中接地图案107的几何图形具有类似于初级电感器1，2的旋转对称性和镜面对称性。
图28C是示意性地示出了晶体管Q1p，Q1n，Q2p，Q2n的布局的图。
如图28C所示，晶体管Q1p的漏极电极通过接触孔f耦合至电感器元件1的一个端部1p，并且晶体管Q1n的漏极电极通过接触孔g耦合至电感器元件1的另一个端部1n。晶体管Q2p的漏极电极通过接触孔h耦合至电感器元件2的一个端部2p，并且晶体管Q2n的漏极电极通过接触孔i耦合至电感器元件2的另一个端部2n。
晶体管Q1p，Q1n，Q2p，Q2n的源极电极相互耦合在一起并被一体化。一体化的源极电极通过接触孔aa耦合至梳状部61的布线部分61b，通过接触孔bb耦合至梳状部62的布线部分62b，通过接触孔cc耦合至梳状部63的布线部分63b，并通过接触孔dd耦合至梳状部64的布线部分64b。由此，在源极电极和接地节点GND之间提供电导通。
<第四实施方式>
图29是示出了依据本发明的第四实施方式的功率放大器器件306的配置的平面图。
图30是示出了从图29选取的接地图案109部分的平面图。在图30中，还示出了初级电感器1，2和次级电感器3的布局。
在所述第一实施方式中，使用彼此不同的金属布线层形成变压器101、接地图案102以及晶体管Q1p，Q1n，Q2p，Q2n的电极(金属引线)。在所述第四实施方式的功率放大器器件306中，除了彼此交叠的部分外，使用相同的金属布线层形成所述变压器(初级电感器1，2和次级电感器3)和接地图案109。由于顶部金属布线层相对于其他金属布线层具有较低的薄层电阻，所以可以进一步降低晶体管的源极电极和接地节点之间的通路中的寄生电阻。
参见图29，使用在所述衬底之上提供的第一金属层和在所述第一金属层之上提供的第二金属层，形成功率放大器器件306。为了清楚示出，使用第一金属层形成的布线部分以阴影线标出。
初级电感器包括电感器元件1，2，在顶部使用第二金属层形成电感器元件1，2。次级电感器包括布线部分3a，3b，3c，3d和使用第一金属层形成的布线部分3e，3f，3g。在与包含于接地图案109中的布线部分7交叠的位置中提供布线部分3e，布线部分3e通过接触孔耦合至布线部分3a，3b。在与电感器元件1的中心抽头1c交叠的位置中提供布线部分3f，布线部分3f通过接触孔耦合至布线部分3b，3c。在与包含于接地图案109中的布线部分5交叠的位置中提供布线部分3g，布线部分3g通过接触孔耦合至布线部分3c，3d。
参见图30，接地图案109包括使用所述第二金属层形成的布线部分4a、5、6a、7、4c和接合部分8以及使用所述第一金属层形成的布线部分4b，6b。接合部分8形成于初级电感器的中心轴附近并接合布线部分4a，5，6a，7。在与电感器元件1和布线部分3c交叠的位置中提供布线部分4b，并且布线部分4b通过接触孔耦合至布线部分4a，4c。在与电感器元件2和布线部分3d交叠的位置中提供布线部分6b，并且布线部分6b通过接触孔耦合至布线部分3d的端部3n和布线部分6a。
如图29所示，在晶体管Q1p，Q1n，Q2p，Q2n设置在其中不存在所述变压器的布线和接地图案的布线的区域中的情形中，用于晶体管的电极的布线可形成于其中形成所述变压器和所述接地图案的相同布线层中。然而，在此情形中，第三实施方式中所描述的图案化的接地屏蔽不能用作接地图案。
在用以说明第一至第四实施方式的附图中，所示的变压器包括初级电感器和次级电感器，所述初级电感器整体形成为单匝，所述次级电感器也是单匝。在第一至第四实施方式中可使用的变压器不限于所示出的变压器。也即，次级电感器或初级电感器和次级电感器两者都可以是多匝。
本文所公开的实施方式在各方面都应被认为是示例性的，而非限制性的。本发明的范围由所附的权利要求表明，而非由前面的描述表明，并且因此旨在于涵盖落入权利要求的等同方案的意义和范围内的所有改变。

Claims (14)

1.一种功率放大器器件，形成在衬底之上，所述功率放大器器件包括：
初级电感器，其包括多个电感器元件，所述多个电感器元件被设置成当从垂直于所述衬底的方向观察时呈大体环状几何图形；
接地图案，其被设置成当从垂直于所述衬底的方向观察时从环状的所述初级电感器内部的区域的部分延伸至所述初级电感器外部的区域中，并且在所述初级电感器外部的区域中的多个点处接地；以及
多个晶体管对，每个晶体管对被设置成与所述多个电感器元件中的每一个连接，
其中，形成与所述电感器元件连接的晶体管对的第一晶体管和第二晶体管的第一主电极分别耦合至所述多个电感器元件中每一个的两个端部，
其中，所述第一晶体管和所述第二晶体管的第二主电极耦合至所述初级电感器内部的区域中的所述接地图案，并且与相应的所述多个点电导通，
其中，提供作为差动输入信号的成对的第一信号和第二信号以分别控制所述第一晶体管和所述第二晶体管的电极，以及
其中所述功率放大器器件还包括次级电感器，所述次级电感器包括一匝绕组或多匝绕组且环状地设置成围绕所述初级电感器，并且所述次级电感器还通过磁耦合至所述初级电感器来合成并输出在每个电感器元件中合成的所述第一信号和所述第二信号的合成信号。
2.一种功率放大器器件，形成在衬底之上，所述功率放大器器件包括：
初级电感器，其包括一匝绕组或多匝绕组，被设置成当从垂直于所述衬底的方向观察时是环状几何图形；
接地图案，其被设置成当从垂直于所述衬底的方向观察时从环状的所述初级电感器内部的区域的部分延伸至所述初级电感器外部的区域内，并且在所述初级电感器外部的区域中的多个点处接地；以及
晶体管对，其被设置在所述衬底之上，
其中，形成所述晶体管对的第一晶体管和第二晶体管的第一主电极分别耦合至所述初级电感器的两个端部，
其中，所述第一晶体管和所述第二晶体管的第二主电极耦合至所述初级电感器内部的区域中的所述接地图案，并且与相应的所述多个点电导通，
其中，提供作为差动输入信号的成对的第一信号和第二信号以分别控制所述第一晶体管和所述第二晶体管的电极，以及
其中所述功率放大器器件还包括次级电感器，所述次级电感器包括一匝绕组或多匝绕组且环状地设置成围绕所述初级电感器，并且所述次级电感器通过磁耦合至所述初级电感器来输出在所述初级电感器中合成的所述第一信号和所述第二信号的合成信号。
3.如权利要求1的功率放大器器件，
其中，所述初级电感器绕垂直于所述衬底的中心轴环状地形成，并且关于一个或多个对称平面中的每一个具有镜像对称性，每个对称平面包括所述中心轴，以及
其中，所述接地图案包括：
多个第一布线部分，每个第一布线部分从相交点附近延伸至所述初级电感器外部的区域中并在所述初级电感器外部的区域中接地，在所述相交点处所述中心轴沿所述一个或多个对称平面中的任一个而与所述衬底的表面相交；以及
接合部分，其设置在所述相交点附近并接合所述多个第一布线部分。
4.如权利要求3的功率放大器器件，其中所述接地图案还包括多个第二布线部分，每个第二布线部分耦合至所述多个第一布线部分和所述接合部分中的任一个并以与所述初级电感器相交的方向延伸至所述初级电感器外部的区域。
5.如权利要求4的功率放大器器件，其中所述多个第二布线部分中的至少一个在所述初级电感器外部的区域中接地。
6.如权利要求1的功率放大器器件，
其中，所述初级电感器绕垂直于所述衬底的中心轴环状地形成并关于一个或多个对称平面中的每一个具有镜面对称性，每个对称平面包括所述中心轴，
其中，所述接地图案具有如下几何图形，在该几何图形中，在单个平面图案中制成多个狭缝开口，当从垂直于所述衬底的方向观察时，所述单个平面图案从所述初级电感器内部的区域延伸至所述初级电感器外部的区域内，所述狭缝开口是沿与所述初级电感器相交的方向制成的，使得绕所述中心轴没有形成闭合的圆形通路，以及
其中，形成所述一个或多个晶体管对的晶体管的第二主电极是相互耦合在一起的。
7.如权利要求1的功率放大器器件，
其中，所述第一主电极和第二主电极使用在所述衬底之上形成的第一金属层形成，
其中，所述接地图案使用第二金属层形成，所述第二金属层形成为相比于所述第一金属层距离所述衬底更远，以及
其中，所述初级电感器和所述次级电感器使用第三金属层形成，所述第三金属层形成为相比于所述第二金属层距离所述衬底更远。
8.如权利要求1的功率放大器器件，其中当从垂直于所述衬底的方向观察时，除了彼此交叠的部分之外，所述初级电感器、所述次级电感器和所述接地图案使用形成于所述衬底之上的同一金属层形成。
9.如权利要求2的功率放大器器件，
其中，所述初级电感器绕垂直于所述衬底的中心轴环状地形成并关于一个或多个对称平面中的每一个具有镜面对称性，每个对称平面包括所述中心轴，以及
其中，所述接地图案包括：
多个第一布线部分，每个第一布线部分从相交点附近延伸至所述初级电感器外部的区域中并在所述初级电感器外部的区域中接地，在所述相交点处所述中心轴沿所述一个或多个对称平面中的任一个而与所述衬底的表面相交；以及
接合部分，其被设置在所述相交点附近并接合所述多个第一布线部分。
10.如权利要求9的功率放大器器件，其中所述接地图案还包括多个第二布线部分，每个第二布线部分耦合至所述多个第一布线部分和所述接合部分中的任一个并以与所述初级电感器相交的方向延伸至所述初级电感器外部的区域中。
11.如权利要求10的功率放大器器件，其中所述多个第二布线部分中的至少一个在所述初级电感器外部的区域中接地。
12.如权利要求2的功率放大器器件，
其中，所述初级电感器绕垂直于所述衬底的中心轴环状地形成并关于一个或多个对称平面中的每一个具有镜面对称性，每个对称平面包括所述中心轴，
其中，所述接地图案具有如下几何图形，在该几何图形中，在单个平面图案中制成多个狭缝开口，当从垂直于所述衬底的方向观察时，所述单个平面图案从所述初级电感器内部的区域延伸至所述初级电感器外部的区域内，所述狭缝开口是沿与所述初级电感器相交的方向制成的，使得绕所述中心轴没有形成闭合的圆形通路，以及
其中，形成所述一个或多个晶体管对的晶体管的第二主电极是相互耦合在一起的。
13.如权利要求2的功率放大器器件，
其中，所述第一主电极和第二主电极使用在所述衬底之上形成的第一金属层形成，
其中，所述接地图案使用第二金属层形成，所述第二金属层形成为相比于所述第一金属层距离所述衬底更远，以及
其中，所述初级电感器和所述次级电感器使用第三金属层形成，所述第三金属层形成为相比于所述第二金属层距离所述衬底更远。
14.如权利要求2的功率放大器器件，其中当从垂直于所述衬底的方向观察时，除了彼此交叠的部分之外，所述初级电感器、所述次级电感器和所述接地图案使用形成于所述衬底之上的同一金属层形成。
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