CN103675576A - 基于边界扫描的芯片连接测试系统及其方法 - Google Patents

Abstract

一种基于边界扫描的芯片连接测试系统及其方法，先使用快速算法迅速检测出故障电性连接的引脚，对故障电性连接的引脚再次使用走步1算法、走步0算法、全0向量检测法以及全1向量检测法以精确定位故障原因，由此可以达成改善现有边界扫描自适应算法进行芯片引脚电性连接检测缺陷的技术效果。

Description

基于边界扫描的芯片连接测试系统及其方法

技术领域

本发明涉及一种芯片连接测试系统及其方法，尤其涉及一种改良边界扫描自适应算法对芯片连接测试的系统及其方法。

背景技术

现有边界扫描（Boundary Scan）技术具有多种应用，例如存储器编程（memory programming）、芯片引脚电性连接检测…等，对于芯片引脚电性连接检测即是电路板上支持JTAG1149.1规范的至少两个芯片串行连接成一个边界扫描链（Boundary Scan Chain），首先控制数据输入芯片的引脚呈现各种组合数据，然后判断数据输出芯片的引脚是否与控制数据输入芯片的引脚呈现相同组合数据，即可以检测出数据输入芯片与数据输出芯片的引脚电性连接是否正常。

通常边界扫描链上的边界扫描单元（Boundary Scan Cell）总数可以达到数千个，而且芯片的引脚之间的电性连接很复杂，故为了实现芯片引脚电性连接的检测需要对检测数据进行大量搭配组合，但这也造成在数据推送过程耗费很长时间，但是如果盲目减少扫描向量的个数，又会造成故障遗漏、不同故障混淆或多种故障混合的问题。

为了解决上述问题且达到测试时间与测试完备性上的平衡，目前最实用的测试算法即为自适应算法（Adaptive Algorithm），自适应算法是先使用一种快速算法迅速检测出故障电性连接的引脚，然后对故障电性连接的引脚再次使用走步1算法（step 1 algorithm）精确定位故障原因。

自适应算法兼顾了测试时间与测试完备性，并且具备检测混合故障的能力，但是在检测电性连接的引脚之间“逻辑与（AND）短路”与检测电性连接的引脚产生全面性短路则是具有明显的缺陷。

综上所述，可知现有技术中长期以来一直存在以自适应算法进行芯片引脚电性连接检测仍存在缺陷的问题，因此有必要提出改进的技术手段，来解决这一问题。

发明内容

有鉴于现有技术存在以自适应算法进行芯片引脚电性连接检测仍存在缺陷的问题，本发明遂揭露一种基于边界扫描的芯片连接测试系统及其方法，其中：

本发明所揭露的基于边界扫描的芯片连接测试系统，其包含：第一检测芯片、第二检测芯片以及数据解析装置。

其中，输入数据组自测试数据输入引脚（Test Data Input，TDI）开始推送且通过第一检测芯片内的边界扫描单元推送至第一检测芯片的至少一个数据输出引脚。

第二检测芯片的至少一个数据输入引脚分别与对应的数据输出引脚电性连接，并由数据输出引脚更新数据输入引脚的输出数据组，通过第二检测芯片内的边界扫描单元推送输出数据组至第二检测芯片的测试数据输出引脚（Test Data Output，TDO）。

数据解析装置与测试数据输入引脚电性连接且与测试数据输出引脚电性连接，数据解析装置将标准数据组转为输入数据组并提供至测试数据输入引脚，且数据解析装置自测试数据输出引脚获得输出数据组，并将输出数据组转换为比对数据组，标准数据组包含多组标准数据，每一组标准数据分别与数据输出引脚对应且每一组标准数据包含第一标准数据、第二标准数据以及第三标准数据，比对数据组包含多组比对数据，每一组比对数据分别与数据输入引脚对应且每一组比对数据包含第一比对数据、第二比对数据以及第三比对数据，数据解析装置用以进行下列数据解析：

依据标准数据与比对数据判断数据输出引脚与数据输入引脚电性连接为不正常连接时，进行下列数据解析：

当比对数据的第一比对数据、第二比对数据以及第三比对数据皆为1或0时，则数据输出引脚与数据输入引脚之间具有开路故障；

当比对数据的第一比对数据以及第二比对数据皆为0或1且比对数据的第三比对数据不全为0或1时，则数据输出引脚与数据输入引脚之间皆为AND短路或者逻辑或（OR）短路；

当比对数据相同且为标准数据经过逻辑运算AND或是OR的结果，则与比对数据相同对应的数据输出引脚与数据输入引脚之间具有AND短路或OR短路；及

当比对数据相同且不为标准数据经过逻辑运算AND或是OR的结果，则表示具有混合故障，混合故障包含开路故障、AND短路及OR短路的组合，以进行下列数据解析：

当第一比对数据皆为0时，在第二比对数据中找出数据为0的位置，则与位置数对应的数据输出引脚与数据输入引脚之间具有AND短路；

当第二比对数据皆为1时，在第一比对数据中找出数据为1的位置，则与位置数对应的数据输出引脚与数据输入引脚之间具有OR短路；及

取出第一比对数据皆为0的第二比对数据，以及取出第二比对数据皆为1的第一比对数据，比对被取出的第二比对数据与第一比对数据以找出不相同数据的位置，则与位置数对应的数据输出引脚与数据输入引脚之间具有开路故障。

本发明所揭露的基于边界扫描的芯片连接测试方法，其包含下列步骤：

首先，输入数据组自第一检测芯片的测试数据输入引脚开始推送且通过第一检测芯片内的边界扫描单元推送至第一检测芯片的至少一个数据输出引脚；

接着，第二检测芯片的至少一个数据输入引脚分别与对应的数据输出引脚电性连接，并由数据输出引脚更新数据输入引脚的输出数据组，通过第二检测芯片内的边界扫描单元推送输出数据组至第二检测芯片的测试数据输出引脚；

接着，数据解析装置与测试数据输入引脚电性连接且与测试数据输出引脚电性连接，数据解析装置将标准数据组转为输入数据组并提供至测试数据输入引脚，且数据解析装置自测试数据输出引脚获得输出数据组，并将输出数据组转换为比对数据组，标准数据组包含多组标准数据，每一组标准数据分别与数据输出引脚对应且每一组标准数据包含第一标准数据、第二标准数据以及第三标准数据，比对数据组包含多组比对数据，每一组比对数据分别与数据输入引脚对应且每一组比对数据包含第一比对数据、第二比对数据以及第三比对数据，数据解析装置用以进行下列数据解析：

依据标准数据与比对数据判断数据输出引脚与数据输入引脚电性连接为不正常连接时，进行下列数据解析：

当比对数据的第一比对数据、第二比对数据以及第三比对数据皆为1或0时，则数据输出引脚与数据输入引脚之间具有开路故障；

当比对数据的第一比对数据以及第二比对数据皆为0或1且比对数据的第三比对数据不全为0或1时，则数据输出引脚与数据输入引脚之间具有AND短路或OR短路；

当比对数据相同且为标准数据经过逻辑运算AND或是OR的结果，则与比对数据相同对应的数据输出引脚与数据输入引脚之间具有AND短路或OR短路；及

当比对数据相同且不为标准数据经过逻辑运算AND或是OR的结果，则表示具有混合故障与短路，以进行下列数据解析：

当第一比对数据皆为0时，在第二比对数据中找出数据为0的位置，则与位置数对应的数据输出引脚与数据输入引脚之间具有AND短路；

当第二比对数据皆为1时，在第一比对数据中找出数据为1的位置，则与位置数对应的数据输出引脚与数据输入引脚之间具有OR短路；及

取出第一比对数据皆为0的第二比对数据，以及取出第二比对数据皆为1的第一比对数据，比对被取出的第二比对数据与第一比对数据以找出不相同数据的位置，则与位置数对应的数据输出引脚与数据输入引脚之间具有开路故障。

本发明所揭露的系统与方法如上，与现有技术之间的差异在于本发明改善了现有自适应算法对于芯片引脚电性连接检测缺陷的问题，即除了采用走步1算法之外，还采用走步0算法（step 0 algorithm）、全0向量检测法（full0 vector detection algorithm）以及全1向量检测法（full 1 vector detectionalgorithm），可以有效的改善现有自适应算法的缺陷。

通过上述的技术手段，本发明可以达成改善现有自适应算法进行芯片引脚电性连接检测缺陷的技术效果。

附图说明

图1所示为本发明基于边界扫描的芯片连接测试系统架构示意图。

图2A以及图2B所示为本发明基于边界扫描的芯片连接测试方法流程图。

图3A所示为本发明基于边界扫描的芯片连接测试的第一实施例检测芯片引脚与数据示意图。

图3B所示为本发明基于边界扫描的芯片连接测试的第一实施例检测芯片引脚与数据分析结果示意图。

图4A所示为本发明基于边界扫描的芯片连接测试的第二实施例检测芯片引脚与数据示意图。

图4B所示为本发明基于边界扫描的芯片连接测试的第二实施例检测芯片引脚与数据分析结果示意图。

图5A所示为本发明基于边界扫描的芯片连接测试的第三实施例检测芯片引脚与数据示意图。

图5B所示为本发明基于边界扫描的芯片连接测试的第三实施例检测芯片引脚与数据分析结果示意图。

图6A所示为本发明基于边界扫描的芯片连接测试的第四实施例检测芯片引脚与数据示意图。

图6B所示为本发明基于边界扫描的芯片连接测试的第四实施例检测芯片引脚与数据分析结果示意图。

主要部件附图标记：

10  第一检测芯片

11  测试数据输入引脚

12  数据输出引脚

121  第一数据输出引脚

122  第二数据输出引脚

123  第三数据输出引脚

124  第四数据输出引脚

125  第五数据输出引脚

13  边界扫描单元

20  第二检测芯片

21    测试数据输出引脚

22  数据输入引脚

221  第一数据输出引脚

222  第二数据输出引脚

223  第三数据输出引脚

224  第四数据输出引脚

225  第五数据输出引脚

23  边界扫描单元

30  数据解析装置

41  第一组标准数据

411  第一标准数据

412  第二标准数据

413  第三标准数据

42  第二组标准数据

421  第一标准数据

422  第二标准数据

423  第三标准数据

43  第三组标准数据

431  第一标准数据

432  第二标准数据

433  第三标准数据

44  第四组标准数据

441  第一标准数据

442  第二标准数据

443  第三标准数据

45  第五组标准数据

451  第一标准数据

452  第二标准数据

453  第三标准数据

51  第一组比对数据

511  第一比对数据

512  第二比对数据

513  第三比对数据

52  第二组比对数据

511  第一比对数据

522  第二比对数据

523  第三比对数据

53  第三组比对数据

531  第一比对数据

532  第二比对数据

533  第三比对数据

54  第四组比对数据

541  第一比对数据

542  第二比对数据

543  第三比对数据

55  第五组比对数据

551  第一比对数据

552  第二比对数据

553  第三比对数据

步骤110输入数据组自第一检测芯片的测试数据输入引脚开始推送且通过第一检测芯片内的边界扫描单元推送至第一检测芯片的至少一个数据输出引脚

步骤120第二检测芯片的至少一个数据输入引脚分别与对应的数据输出引脚电性连接，并由数据输出引脚更新数据输入引脚的输出数据组，通过第二检测芯片内的边界扫描单元推送输出数据组至第二检测芯片的测试数据输出引脚

步骤130数据解析装置与测试数据输入引脚电性连接且与测试数据输出引脚电性连接，数据解析装置将标准数据组转为输入数据组并提供至测试数据输入引脚，且数据解析装置自测试数据输出引脚获得输出数据组，并将输出数据组转换为比对数据组

步骤140依据标准数据与比对数据判断数据输出引脚与数据输入引脚电性连接为不正常连接时，进行下列数据解析

步骤141当比对数据皆为1或0时，则数据输出引脚与数据输入引脚之间具有开路故障

步骤142当比对数据的第一比对数据以及第二比对数据皆为0或1时，则数据输出引脚与数据输入引脚之间具有AND短路或OR短路

步骤143当比对数据相同且为标准数据经过逻辑运算AND或是OR的结果，则与比对数据相同对应的数据输出引脚与数据输入引脚之间具有AND短路或OR短路

步骤144当比对数据相同且不为标准数据经过逻辑运算AND或是OR的结果，则表示具有混合故障与短路，以进行下列数据解析

步骤145当第一比对数据皆为0时，在第二比对数据中找出数据为0的位置，则与位置数对应的数据输出引脚与数据输入引脚之间具有AND短路

步骤146当第二比对数据皆为1时，在第一比对数据中找出数据为1的位置，则与位置数对应的数据输出引脚与数据输入引脚之间具有OR短路

步骤147取出第一比对数据皆为0的第二比对数据，以及取出第二比对数据皆为1的第一比对数据，比对被取出的第二比对数据与第一比对数据以找出不相同数据的位置，则与位置数对应的数据输出引脚与数据输入引脚之间具有开路故障

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，由此对本发明如何应用技术手段来解决技术问题并达成技术效果的实现过程能充分理解并据以实施。

以下首先要说明本发明所揭露的基于边界扫描的芯片连接测试系统架构，并请参照图1所示，图1所示为本发明基于边界扫描的芯片连接测试系统架构示意图。

本发明所揭露的基于边界扫描的芯片连接测试系统，其包含：第一检测芯片10、第二检测芯片20以及数据解析装置30。

第一检测芯片10是需要支持JTAG1149.1规范，而现有可支持JTAG1149.1规范例如有Intel80386TM和Intel80486以上处理器，Motorola公司的68040微处理器，Xilinx公司的XC3000以上系列FPGA，TexasInstruction公司的C40系列DSP芯片，DEC的Alpha 21164系列RISC芯片…等，在此仅为举例说明，并不以此局限本发明的应用范畴。

第一检测芯片10的多个引脚中定义有测试数据输入引脚11以及至少一个数据输出引脚12，并且第一检测芯片10内的边界扫描单元13是位于引脚以及内部逻辑核心之间，且每一个边界扫描单元13彼此之间是相互电性连接的，而测试数据输入引脚11与第一检测芯片10的第1个边界扫描单元13形成电性连接。

通过边界扫描技术可支持第一检测芯片10的测试数据输入引脚11数据撷取到第1个边界扫描单元13中，并支持边界扫描单元13数据在边界扫描链中往前推送，即第1个数据会先撷取到第1个边界扫描单元13，接着再将第2个数据撷取到第1个边界扫描单元13，而原先在第1个边界扫描单元13的数据即会推送至第2个边界扫描单元13，以下依此类推，在此不再进行赘述，并且会支持边界扫描单元13的数据更新到第一检测芯片10的数据输出引脚12上，并且边界扫描链每推送一次边界扫描单元13内的数据，需要一个时间周期。

第二检测芯片20亦是需要支持JTAG1 149.1规范，而现有可支持JTAG1 149.1规范例如有Intel80386TM和Intel80486以上处理器，Motorola公司的68040微处理器，Xilinx公司的XC3000以上系列FPGA，TexasInstruction公司的C40系列DSP芯片，DEC的Alpha 211 64系列RISC芯片…等，在此仅为举例说明，并不以此局限本发明的应用范畴。

第二检测芯片20的多个引脚中定义有测试数据输出引脚21以及至少一个数据输入引脚22，并且第二检测芯片20内的边界扫描单元23是位于引脚以及内部逻辑核心之间，且每一个边界扫描单元23彼此之间是相互电性连接的，而测试数据输出引脚21与第二检测芯片20的最后的边界扫描单元23形成电性连接。

通过边界扫描技术可支持第二检测芯片20的边界扫描单元23由数据输入引脚22撷取数据，并支持边界扫描单元23数据在边界扫描链中往前推送，亦会支持边界扫描单元23的数据更新到第二检测芯片20的测试数据输出引脚21上，并且边界扫描链每推送一次边界扫描单元23内的数据，需要一个时间周期。

由此当第二检测芯片20的数据输入引脚22分别与对应的第一检测芯片10的数据输出引脚12电性连接时，由第一检测芯片10的测试数据输入引脚11依序对输入数据组内的数据进行撷取，即可通过边界扫描链推送至对应的第一检测芯片10的边界扫描单元13，并将对应的第一检测芯片10的边界扫描单元1 3的输入数据更新到第一检测芯片10的数据输出引脚12上。

接着，由于第二检测芯片20的数据输入引脚22分别与对应的第一检测芯片10的数据输出引脚12电性连接，由此第一检测芯片10的数据输出引脚12的输入数据通过电性连接以更新到第二检测芯片20的数据输入引脚22为输出数据组，并再撷取第二检测芯片20的数据输入引脚22的输出数据至第二检测芯片20的边界扫描单元23内，即可通过边界扫描链推送输出数据组以更新至第二检测芯片20的测试数据输出引脚21。

而数据解析装置30会与第一检测芯片10的测试数据输入引脚11电性连接以及数据解析装置30会与第二检测芯片20的测试数据输出引脚21电性连接，而数据解析装置30即可对输入数据组与输出数据组进行数据的解析，数据解析装置30可为一般的电脑、组记本电脑…等，在此仅为举例说明，并不以此局限本发明的应用范畴。

并且数据解析装置30将标准数据组转为输入数据组并提供至第一检测芯片10的测试数据输入引脚11，且数据解析装置30自第二检测芯片20的测试数据输出引脚21获得输出数据组，并将输出数据组转换为比对数据组，标准数据组包含多组标准数据，每一组标准数据分别与数据输出引脚对应且每一组标准数据包含第一标准数据、第二标准数据以及第三标准数据，比对数据组包含多组比对数据，每一组比对数据分别与数据输入引脚对应且每一组比对数据包含第一比对数据、第二比对数据以及第三比对数据。

接着，以下将分别以不同的实施例来解说本发明的运作方式及流程，以下的实施例说明将同时结合图1、图2A以及图2B所示进行说明，图2A以及图2B所示为本发明基于边界扫描的芯片连接测试方法流程图。

请参照图3A所示，图3A所示为本发明基于边界扫描的芯片连接测试的第一实施例检测芯片引脚与数据示意图。

第一实施例是依据图1所示第一检测芯片10、第二检测芯片10以及数据解析装置30的架构，对于输入数据组以及输出数据组的撷取与推送过程请参考上述说明（即为步骤110，步骤120以及步骤130），在此不再进行赘述，实施例仅说明数据解析装置30对于标准数据组以及比对数据组的数据分析过程，且仅为举例说明，但本发明并不以此为限。

假设第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221彼此之间形成电性连接；第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222彼此之间形成电性连接；第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223彼此之间形成电性连接；以及第一检测芯片10的第四数据输出引脚124与第二检测芯片20的第四数据输出引脚224彼此之间形成电性连接。

第一组标准数据41会更新第一数据输出引脚121，第一组标准数据41的第一标准数据411为“1000”，第一组标准数据41的第二标准数据412为“0111”以及第一组标准数据41的第三标准数据413为“01”。

第二组标准数据42会更新第二数据输出引脚122，第二组标准数据42的第一标准数据421为“0100”，第二组标准数据42的第二标准数据422为“1011”以及第二组标准数据42的第三标准数据423为“01”。

第三组标准数据43会更新第三数据输出引脚123，第三组标准数据43的第一标准数据431为“0010”，第三组标准数据43的第二标准数据432为“1101”以及第三组标准数据43的第三标准数据433为“01”。

第四组标准数据44会更新第四数据输出引脚124，第四组标准数据44的第一标准数据441为“0001”，第四组标准数据44的第二标准数据442为“1110”以及第四组标准数据44的第三标准数据443为“01”。

第一数据输入引脚221会通过第一数据输出引脚121更新的第一组比对数据51，第一组比对数据51的第一比对数据511为“1111”，第一组比对数据51的第二比对数据512为“1111”以及第一组比对数据51的第三比对数据513为“11”。

第二数据输入引脚222会通过第二数据输出引脚122更新的第二组比对数据52，第二组比对数据52的第一比对数据521为“1111”，第二组比对数据52的第二比对数据522为“1111”以及第二组比对数据52的第三比对数据523为“11”。

第三数据输入引脚223会通过第三数据输出引脚123更新的第三组比对数据53，第三组比对数据53的第一比对数据531为“0000”，第三组比对数据53的第二比对数据532为“0000”以及第三组比对数据53的第三比对数据533为“00”。

第四数据输入引脚224会通过第四数据输出引脚124更新的第四组比对数据54，第四组比对数据54的第一比对数据541为“0000”，第四组比对数据54的第二比对数据542为“0000”以及第四组比对数据54的第三比对数据543为“00”。

数据解析装置30即可依据第一组标准数据41为“1000 0111 01”以及第一组比对数据51为“1111 1111 11”通过最大独立性算法（maximal independentalgorithm，也称为“cheng-1算法”）或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221电性连接为不正常连接（步骤140），并且由于第一组比对数据51的第一比对数据511、第二比对数据512以及第三比对数据513皆为“1”，故第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221之间具有开路故障（即为全1向量检测法）（步骤141）。

数据解析装置30即可依据第二组标准数据42为“0100 1011 01”以及第二组比对数据52为“1111 1111 11”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222电性连接为不正常连接（步骤140），并且由于第二组比对数据52的第一比对数据521、第二比对数据522以及第三比对数据523皆为“1”，故第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222之间具有开路故障（即为全1向量检测法）（步骤141）。

数据解析装置30即可依据第三组标准数据43为“0010 1101 01”以及第三组比对数据53为“0000 0000 00”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223电性连接为不正常连接（步骤140），并且由于第三组比对数据53的第一比对数据531、第二比对数据532以及第三比对数据533皆为“0”，故第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223之间具有开路故障（即为全0向量检测法）（步骤141）。

数据解析装置30即可依据第四组标准数据44为“00011110 01”以及第四组比对数据54为“0000 0000 00”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第四数据输出引脚124与第二检测芯片20的第四数据输出引脚224电性连接为不正常连接（步骤140），并且由于第四组比对数据54的第一比对数据541、第二比对数据542以及第三比对数据543皆为“0”，故第一检测芯片10的第四数据输出引脚124与第二检测芯片20的第四数据输出引脚224之间具有开路故障（即为全0向量检测法）（步骤141）。

上述结果请参照图3B所示，图3B所示为本发明基于边界扫描的芯片连接测试的第一实施例检测芯片引脚与数据分析结果示意图。

请参照图4A所示，图4A所示为本发明基于边界扫描的芯片连接测试的第二实施例检测芯片引脚与数据示意图。

假设第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221彼此之间形成电性连接；第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222彼此之间形成电性连接；第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223彼此之间形成电性连接；以及第一检测芯片10的第四数据输出引脚124与第二检测芯片20的第四数据输出引脚224彼此之间形成电性连接。

第一组标准数据41会更新第一数据输出引脚121，第一组标准数据41的第一标准数据411为“1000”，第一组标准数据41的第二标准数据412为“0111”以及第一组标准数据41的第三标准数据413为“01”。

第二组标准数据42会更新第二数据输出引脚122，第二组标准数据42的第一标准数据421为“0100”，第二组标准数据42的第二标准数据422为“1011”以及第二组标准数据42的第三标准数据423为“01”。

第三组标准数据43会更新第三数据输出引脚123，第三组标准数据43的第一标准数据431为“0010”，第三组标准数据43的第二标准数据432为“1101”以及第三组标准数据43的第三标准数据433为“01”。

第四组标准数据44会更新第四数据输出引脚124，第四组标准数据44的第一标准数据441为“0001”，第四组标准数据44的第二标准数据442为“1110”以及第四组标准数据44的第三标准数据443为“01”。

第一数据输入引脚221会通过第一数据输出引脚121更新的第一组比对数据51，第一组比对数据51的第一比对数据511为“1111”，第一组比对数据51的第二比对数据512为“1111”以及第一组比对数据51的第三比对数据513为“01”。

第二数据输入引脚222会通过第二数据输出引脚122更新的第二组比对数据52，第二组比对数据52的第一比对数据521为“1111”，第二组比对数据52的第二比对数据522为“1111”以及第二组比对数据52的第三比对数据523为“01”。

第三数据输入引脚223会通过第三数据输出引脚123更新的第三组比对数据53，第三组比对数据53的第一比对数据531为“1111”，第三组比对数据53的第二比对数据532为“1111”以及第三组比对数据53的第三比对数据533为“01”。

第四数据输入引脚224会通过第四数据输出引脚124更新的第四组比对数据54，第四组比对数据54的第一比对数据541为“1111”，第四组比对数据54的第二比对数据542为“1111”以及第四组比对数据54的第三比对数据543为“01”。

数据解析装置30即可依据第一组标准数据41为“1000 0111 01”以及第一组比对数据51为“1111 1111 01”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221电性连接为不正常连接（步骤140），并且由于第一组比对数据51的第一比对数据511以及第二比对数据512皆为“1”（当皆为“0”时）且第一组比对数据51的第三比对数据513不全为“1”或“0”，故第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221之间具有OR短路（则具有AND短路）（步骤142）。

数据解析装置30即可依据第二组标准数据42为“0100 1011 01”以及第二组比对数据52为“1111 1111 01”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222电性连接为不正常连接（步骤140），并且由于第二组比对数据52的第一比对数据521以及第二比对数据522皆为“1”（当皆为“0”时）且第二组比对数据52的第三比对数据523不全为“1”或“0”，故第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222之间具有OR短路（则具有AND短路）（步骤142）。

数据解析装置30即可依据第三组标准数据43为“0010 1101 01”以及第三组比对数据53为“1111 1111 01”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223电性连接为不正常连接（步骤140），并且由于第三组比对数据53的第一比对数据531以及第二比对数据532皆为“1”（当皆为“0”时）且第三组比对数据53的第三比对数据533不全为“1”或“0”，故第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223之间具有OR短路（则具有AND短路）（步骤142）。

数据解析装置30即可依据第四组标准数据44为“00011110 01”以及第四组比对数据54为“1111 1111 01”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第四数据输出引脚124与第二检测芯片20的第四数据输出引脚224电性连接为不正常连接（步骤140），并且由于第四组比对数据54的第一比对数据541以及第二比对数据542皆为“1”（当皆为“0”时）且第四组比对数据54的第三比对数据543不全为“1”或“0”，故第一检测芯片10的第四数据输出引脚124与第二检测芯片20的第四数据输出引脚224之间具有OR短路（则具有AND短路）（步骤142）。

上述结果请参照图4B所示，图4B所示为本发明基于边界扫描的芯片连接测试的第二实施例检测芯片引脚与数据分析结果示意图。

请参照图5A所示，图5A所示为本发明基于边界扫描的芯片连接测试的第三实施例检测芯片引脚与数据示意图。

假设第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221彼此之间形成电性连接；第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222彼此之间形成电性连接；第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223彼此之间形成电性连接；以及第一检测芯片10的第四数据输出引脚124与第二检测芯片20的第四数据输出引脚224彼此之间形成电性连接。

第一组标准数据41会更新第一数据输出引脚121，第一组标准数据41的第一标准数据411为“1000”，第一组标准数据41的第二标准数据412为“0111”以及第一组标准数据41的第三标准数据413为“01”。

第二组标准数据42会更新第二数据输出引脚122，第二组标准数据42的第一标准数据421为“0100”，第二组标准数据42的第二标准数据422为“1011”以及第二组标准数据42的第三标准数据423为“01”。

第三组标准数据43会更新第三数据输出引脚123，第三组标准数据43的第一标准数据431为“0010”，第三组标准数据43的第二标准数据432为“1101”以及第三组标准数据43的第三标准数据433为“01”。

第四组标准数据44会更新第四数据输出引脚124，第四组标准数据44的第一标准数据441为“0001”，第四组标准数据44的第二标准数据442为“1110”以及第四组标准数据44的第三标准数据443为“01”。

第一数据输入引脚221会通过第一数据输出引脚121更新的第一组比对数据51，第一组比对数据51的第一比对数据511为“1100”，第一组比对数据51的第二比对数据512为“1111”以及第一组比对数据51的第三比对数据513为“01”。

第二数据输入引脚222会通过第二数据输出引脚122更新的第二组比对数据52，第二组比对数据52的第一比对数据521为“1100”，第二组比对数据52的第二比对数据522为“1111”以及第二组比对数据52的第三比对数据523为“01”。

第三数据输入引脚223会通过第三数据输出引脚123更新的第三组比对数据53，第三组比对数据53的第一比对数据531为“0000”，第三组比对数据53的第二比对数据532为“1100”以及第三组比对数据53的第三比对数据533为“01”。

第四数据输入引脚224会通过第四数据输出引脚124更新的第四组比对数据54，第四组比对数据54的第一比对数据541为“0000”，第四组比对数据54的第二比对数据542为“1100”以及第四组比对数据54的第三比对数据543为“01”。

数据解析装置30即可依据第一组标准数据41为“1000 0111 01”以及第一组比对数据51为“1100 1111 01”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221电性连接为不正常连接（步骤140）。

并且第一组标准数据41为“1000 0111 01”与第二组标准数据42为“01001011 01”经过OR逻辑运算的结果为“1100 1111 01”，经过OR逻辑运算的结果为“1100 1111 01”即与第一组比对数据51为“1100 1111 01”相同，故第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221之间会与第一检测芯片10的第二数据输出引脚122具有OR短路（步骤143）。

数据解析装置30即可依据第二组标准数据41为“0100 1011 01”以及第二组比对数据51为“1100 1111 01”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222电性连接为不正常连接（步骤140）。

并且第一组标准数据41为“1000 0111 01”与第二组标准数据42为“01001011 01”经过OR逻辑运算的结果为“1100 1111 01”，经过OR逻辑运算的结果为“1100 1111 01”即与第二组比对数据52为“1100 1111 01”相同，故第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222之间会与第一检测芯片10的第一数据输出引脚121具有OR短路（步骤143）。

数据解析装置30即可依据第三组标准数据43为“0010 1101 01”以及第三组比对数据53为“0000 1100 01”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223电性连接为不正常连接（步骤140）。

并且第三组标准数据43为“0010 1101 01”与第四组标准数据44为“00011110 01”经过AND逻辑运算的结果为“0000 1100 01”，经过OR逻辑运算的结果为“0000 1100 01”即与第三组比对数据53为“0000 1100 01”相同，故第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223之间会与第一检测芯片10的第四数据输出引脚124具有AND短路（步骤143）。

数据解析装置30即可依据第四组标准数据44为“0001 1110 01”以及第四组比对数据53为“0000 1100 01”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223电性连接为不正常连接（步骤140）。

并且第三组标准数据43为“0010 1101 01”与第四组标准数据44为“00011110 01”经过AND逻辑运算的结果为“0000 1100 01”，经过OR逻辑运算的结果为“0000 1100 01”即与第四组比对数据54为“0000 11 00 01”相同，故第一检测芯片10的第四数据输出引脚124与第二检测芯片20的第四数据输出引脚224之间会与第一检测芯片10的第三数据输出引脚123具有AND短路（步骤143）。

上述结果请参照图5B所示，图5B所示为本发明基于边界扫描的芯片连接测试的第三实施例检测芯片引脚与数据分析结果示意图。

请参照图6A所示，图6A所示为本发明基于边界扫描的芯片连接测试的第四实施例检测芯片引脚与数据示意图。

假设第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221彼此之间形成电性连接；第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222彼此之间形成电性连接；第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223彼此之间形成电性连接；第一检测芯片10的第四数据输出引脚124与第二检测芯片20的第四数据输出引脚224彼此之间形成电性连接；以及第一检测芯片10的第五数据输出引脚125与第二检测芯片20的第五数据输出引脚225彼此之间形成电性连接。

第一组标准数据41会更新第一数据输出引脚121，第一组标准数据41的第一标准数据411为“10000”，第一组标准数据41的第二标准数据412为“01111”以及第一组标准数据41的第三标准数据413为“01”。

第二组标准数据42会更新第二数据输出引脚122，第二组标准数据42的第一标准数据421为“01000”，第二组标准数据42的第二标准数据422为“10111”以及第二组标准数据42的第三标准数据423为“01”。

第三组标准数据43会更新第三数据输出引脚123，第三组标准数据43的第一标准数据431为“00100”，第三组标准数据43的第二标准数据432为“11011”以及第三组标准数据43的第三标准数据433为“01”。

第四组标准数据44会更新第四数据输出引脚124，第四组标准数据44的第一标准数据441为“00010”，第四组标准数据44的第二标准数据442为“11101”以及第四组标准数据44的第三标准数据443为“01”。

第五组标准数据45会更新第五数据输出引脚125，第五组标准数据45的第一标准数据451为“00001”，第五组标准数据45的第二标准数据452为“11110”以及第五组标准数据45的第三标准数据443为“01”。

第一数据输入引脚221会通过第一数据输出引脚121更新的第一组比对数据51，第一组比对数据51的第一比对数据511为“11100”，第一组比对数据51的第二比对数据512为“11111”以及第一组比对数据51的第三比对数据513为“01”。

第二数据输入引脚222会通过第二数据输出引脚122更新的第二组比对数据52，第二组比对数据52的第一比对数据521为“11100”，第二组比对数据52的第二比对数据522为“11111”以及第二组比对数据52的第三比对数据523为“01”。

第三数据输入引脚223会通过第三数据输出引脚123更新的第三组比对数据53，第三组比对数据53的第一比对数据531为“00000”，第三组比对数据53的第二比对数据532为“11000”以及第三组比对数据53的第三比对数据533为“01”。

第四数据输入引脚224会通过第四数据输出引脚124更新的第四组比对数据54，第四组比对数据54的第一比对数据541为“00000”，第四组比对数据54的第二比对数据542为“11000”以及第四组比对数据54的第三比对数据543为“01”。

第五数据输入引脚225会通过第五数据输出引脚125更新的第五组比对数据55，第五组比对数据55的第一比对数据551为“00000”，第五组比对数据55的第二比对数据552为“11000”以及第五组比对数据55的第三比对数据553为“01”。

数据解析装置30即可依据第一组标准数据41为“10000 01111 01”以及第一组比对数据51为“11100 11111 01”通过最大独立性算法或是计数补偿算法（请参考现有技术，在此不再进行赘述）即可分别判断出第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221电性连接为不正常连接（步骤140）。

并且第一组标准数据41、第二组标准数据42、第三组标准数据43、第四组标准数据44以及第五组标准数据45经过OR或是AND逻辑运算的结果皆与第一组比对数据51、第二组比对数据52、第三组比对数据53、第四组比对数据54以及第五组比对数据55都不一致，即表示第四实施例中的电性连接具有混合故障与短路（步骤144）。

由于第三组比对数据53、第四组比对数据54以及第五组比对数据55的第一比对数据531、541、551皆为0，再在第三组比对数据53、第四组比对数据54以及第五组比对数据55的第二比对数据532、542、552中找出数据内容为0的位置即是“3”、“4”以及“5”（步骤145）。

故第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚223之间会与第一检测芯片10的第四数据输出引脚124以及第一检测芯片10的第五数据输出引脚125具有AND短路（步骤145）；第一检测芯片10的第四数据输出引脚124与第二检测芯片20的第四数据输出引脚224之间会与第一检测芯片10的第三数据输出引脚123以及第一检测芯片10的第五数据输出引脚125具有AND短路（步骤145）；以及第一检测芯片10的第五数据输出引脚125与第二检测芯片20的第五数据输出引脚225之间会与第一检测芯片10的第三数据输出引脚123以及第一检测芯片10的第四数据输出引脚124具有AND短路（步骤145）。

由于第一组比对数据51以及第二组比对数据52的第二比对数据512、522皆为1，再在第一组比对数据51以及第二组比对数据52的第一比对数据511、521中找出数据内容为1的位置即是“1”、“2”以及“3”（步骤146）。

故第一检测芯片10的第一数据输出引脚121与第二检测芯片20的第一数据输出引脚221之间会与第一检测芯片10的第二数据输出引脚122以及第一检测芯片10的第三数据输出引脚123具有OR短路（步骤146）；以及第一检测芯片10的第二数据输出引脚122与第二检测芯片20的第二数据输出引脚222之间会与第一检测芯片10的第一数据输出引脚121以及第一检测芯片10的第三数据输出引脚123具有OR短路（步骤146）。

由于第三组比对数据53、第四组比对数据54以及第五组比对数据55的第一比对数据531、541、551皆为0，并且第三组比对数据53、第四组比对数据54以及第五组比对数据55的第二比对数据532、542、552为“11000”（步骤147）；由于第一组比对数据51以及第二组比对数据52的第二比对数据512、522皆为1，并且第一组比对数据51以及第二组比对数据52的第一比对数据511、521为“11100”（步骤147）。

对第二比对数据532、542、552为“11000”以及第二组比对数据52的第一比对数据511、521为“11100”进行比对，即可以比对出不相同数据的位置为“3”（步骤147）。

故第一检测芯片10的第三数据输出引脚123与第二检测芯片20的第三数据输出引脚221之间会具有OR开路故障（步骤147）。

上述结果请参照图6B所示，图6B所示为本发明基于边界扫描的芯片连接测试的第四实施例检测芯片引脚与数据分析结果示意图。

上述第一实施例至第三实施例中可以得到，第一组比对数据51的第一比对数据511、第二组比对数据52的第一比对数据521、第三组比对数据53的第一比对数据531以及第四组比对数据54的第一比对数据541可形成单位矩阵；而第四实施例中可以得到，第一组比对数据51的第一比对数据511、第二组比对数据52的第一比对数据521、第三组比对数据53的第一比对数据531、第四组比对数据54的第一比对数据541以及第五组比对数据55的第一比对数据551亦可形成单位矩阵（即为走步1算法）。

上述第一实施例至第三实施例中可以得到，第一组比对数据51的第二比对数据512、第二组比对数据52的第二比对数据522、第三组比对数据53的第二比对数据532以及第四组比对数据54的第二比对数据542可形成主对角线为0且其余元素为1的方阵；而第四实施例中可以得到，第一组比对数据51的第二比对数据512、第二组比对数据52的第二比对数据522、第三组比对数据53的第二比对数据532、第四组比对数据54的第二比对数据542以及第五组比对数据55的第二比对数据552亦可形成主对角线为0且其余元素为1的方阵（即为走步0算法）。

综上所述，可知本发明与现有技术之间的差异在于本发明改善了现有自适应算法对于芯片引脚电性连接检测缺陷的问题，即除了采用走步1算法之外，还采用走步0算法、全0向量检测法以及全1向量检测法，可以有效的改善现有自适应算法的缺陷。

通过这一技术手段可以来解决现有技术所存在以自适应算法进行芯片引脚电性连接检测仍存在缺陷的问题，进而达成改善现有自适应算法进行芯片引脚电性连接检测缺陷的技术效果。

虽然本发明所揭露的实施方式如上，然而所述的内容并非用以直接限定本发明的专利保护范围。任何本领域技术人员在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作一些变动。本发明的专利保护范围，仍须以所附的权利要求书所作限定为准。

Claims (10)

1.一种基于边界扫描的芯片连接测试系统，其特征在于，包含：

第一检测芯片，输入数据组自所述第一检测芯片的测试数据输入引脚开始推送且通过所述第一检测芯片内的边界扫描单元推送至所述第一检测芯片的至少一个数据输出引脚；

第二检测芯片，所述第二检测芯片的至少一个数据输入引脚分别与对应的所述数据输出引脚电性连接，并由所述数据输出引脚更新所述数据输入引脚的输出数据组，通过所述第二检测芯片内的边界扫描单元推送所述输出数据组至所述第二检测芯片的测试数据输出引脚；及

数据解析装置，所述数据解析装置与所述测试数据输入引脚电性连接且与所述测试数据输出引脚电性连接，所述数据解析装置将标准数据组转为所述输入数据组并提供至所述测试数据输入引脚，且所述数据解析装置自所述测试数据输出引脚获得所述输出数据组，并将所述输出数据组转换为比对数据组，所述标准数据组包含多组标准数据，每一组标准数据分别与所述数据输出引脚对应且每一组标准数据包含第一标准数据、第二标准数据以及第三标准数据，所述比对数据组包含多组比对数据，每一组比对数据分别与所述数据输入引脚对应且每一组比对数据包含第一比对数据、第二比对数据以及第三比对数据，所述数据解析装置用以进行下列数据解析：

依据所述标准数据与所述比对数据判断所述数据输出引脚与所述数据输入引脚电性连接为不正常连接时，进行下列数据解析：

当所述比对数据的所述第一比对数据、所述第二比对数据以及所述第三比对数据皆为1或0时，则所述数据输出引脚与所述数据输入引脚之间具有开路故障；

当所述比对数据的所述第一比对数据以及所述第二比对数据皆为0或1且所述比对数据的所述第三比对数据不全为0或1时，则所述数据输出引脚与所述数据输入引脚之间皆具有逻辑与短路或逻辑或短路；

当所述比对数据相同且为所述标准数据经过逻辑运算与或是或的结果，则与所述比对数据相同对应的所述数据输出引脚与所述数据输入引脚之间具有逻辑与短路或逻辑或短路；及

当所述比对数据相同且不为所述标准数据经过逻辑运算与或是或的结果，则表示具有混合故障，所述混合故障包含开路故障、逻辑与短路及逻辑或短路的组合。

2.如权利要求1所述的基于边界扫描的芯片连接测试系统，其特征在于，依据所述标准数据与所述比对数据判断所述数据输出引脚与所述数据输入引脚电性连接为不正常连接是通过最大独立性算法或是计数补偿算法以进行所述数据输出引脚与所述数据输入引脚电性连接为不正常连接的判断。

3.如权利要求1所述的基于边界扫描的芯片连接测试系统，其特征在于，当所述比对数据相同且不为所述标准数据经过逻辑运算与或是或的结果，则表示具有混合故障，这时进行下列数据解析：

当所述第一比对数据皆为0时，在所述第二比对数据中找出数据为0的位置，则与位置数对应的所述数据输出引脚与所述数据输入引脚之间具有逻辑与短路；

当所述第二比对数据皆为1时，在所述第一比对数据中找出数据为1的位置，则与位置数对应的所述数据输出引脚与所述数据输入引脚之间具有逻辑或短路；及

取出所述第一比对数据皆为0的所述第二比对数据，以及取出所述第二比对数据皆为1的所述第一比对数据，比对被取出的所述第二比对数据与所述第一比对数据以找出不相同数据的位置，则与位置数对应的所述数据输出引脚与所述数据输入引脚之间具有开路故障。

4.如权利要求1所述的基于边界扫描的芯片连接测试系统，其特征在于，所述标准数据组的所有所述第一比对数据形成单位矩阵。

5.如权利要求1所述的基于边界扫描的芯片连接测试系统，其特征在于，所述标准数据组的所有所述第二比对数据形成主对角线为0且其余元素为1的方阵。

6.一种基于边界扫描的芯片连接测试方法，其特征在于，包含下列步骤：

输入数据组自第一检测芯片的测试数据输入引脚开始推送且通过所述第一检测芯片内的边界扫描单元推送至所述第一检测芯片的至少一个数据输出引脚；

第二检测芯片的至少一个数据输入引脚分别与对应的所述数据输出引脚电性连接，并由所述数据输出引脚更新所述数据输入引脚的输出数据组，通过所述第二检测芯片内的边界扫描单元推送所述输出数据组至所述第二检测芯片的测试数据输出引脚；及

数据解析装置与所述测试数据输入引脚电性连接且与所述测试数据输出引脚电性连接，所述数据解析装置将标准数据组转为所述输入数据组并提供至所述测试数据输入引脚，且所述数据解析装置自所述测试数据输出引脚获得所述输出数据组，并将所述输出数据组转换为比对数据组，所述标准数据组包含多组标准数据，每一组标准数据分别与所述数据输出引脚对应且每一组标准数据包含第一标准数据、第二标准数据以及第三标准数据，所述比对数据组包含多组比对数据，每一组比对数据分别与所述数据输入引脚对应且每一组比对数据包含第一比对数据、第二比对数据以及第三比对数据，所述数据解析装置用以进行下列数据解析：

依据所述标准数据与所述比对数据判断所述数据输出引脚与所述数据输入引脚电性连接为不正常连接时，进行下列数据解析：

当所述比对数据的所述第一比对数据、所述第二比对数据以及所述第三比对数据皆为1或0时，则所述数据输出引脚与所述数据输入引脚之间具有开路故障；

当所述比对数据的所述第一比对数据以及所述第二比对数据皆为0或1且所述比对数据的所述第三比对数据不全为0或1时，则所述数据输出引脚与所述数据输入引脚之间具有逻辑与短路或逻辑或短路；

当所述比对数据相同且为所述标准数据经过逻辑运算与或是或的结果，则与所述比对数据相同对应的所述数据输出引脚与所述数据输入引脚之间具有逻辑与短路或逻辑或短路；及

当所述比对数据相同且不为所述标准数据经过逻辑运算与或是或的结果，则表示具有混合故障，所述混合故障包含开路故障、与短路及或短路的组合。

7.如权利要求6所述的基于边界扫描的芯片连接测试方法，其特征在于，依据所述标准数据与所述比对数据判断所述数据输出引脚与所述数据输入引脚电性连接为不正常连接时，进行下列数据解析的步骤是通过最大独立性算法或是计数补偿算法以进行所述数据输出引脚与所述数据输入引脚电性连接为不正常连接的判断。

8.如权利要求6所述的基于边界扫描的芯片连接测试方法，其特征在于，当所述比对数据相同且不为所述标准数据经过逻辑运算与或是或的结果，则表示具有混合故障，接下来的步骤是进行下列数据解析：

当所述比对数据第一比对数据皆为0时，在所述第二比对数据中找出数据为0的位置，则与位置数对应的所述数据输出引脚与所述数据输入引脚之间具有逻辑与短路；

当所述第二比对数据皆为1时，在所述第一比对数据中找出数据为1的位置，则与位置数对应的所述数据输出引脚与所述数据输入引脚之间具有逻辑或短路；及

取出所述第一比对数据皆为0的所述第二比对数据，以及取出所述第二比对数据皆为1的所述第一比对数据，比对被取出的所述第二比对数据与所述第一比对数据以找出不相同数据的位置，则与位置数对应的所述数据输出引脚与所述数据输入引脚之间具有开路故障。

9.如权利要求6所述的基于边界扫描的芯片连接测试方法，其特征在于，所述标准数据组的所有所述第一比对数据形成单位矩阵。

10.如权利要求6所述的基于边界扫描的芯片连接测试方法，其特征在于，所述标准数据组的所有所述第二比对数据形成主对角线为0且其余元素为1的方阵。

Images