CN103633028B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明一实施例提供一种半导体元件及其制作方法，其中该方法包括：提供一第一导电类型的第一多晶硅层于一基板上，基板具有一第一与一第二有源区；对第一多晶硅层的对应第二有源区的部分进行一第一离子注入工艺，并采用一第二导电类型的掺杂物，第二导电类型相反于第一导电类型，且在第一离子注入工艺中导入硅烷等离子体以形成一第二多晶硅层于第一多晶硅层上，并将第一多晶硅层对应第二有源区的部分的第一导电类型转换成第二导电类型；以及图案化第一与第二多晶硅层以形成一对应第一有源区的第一栅极层以及一对应第二有源区的第二栅极层。采用上述技术方案，能够解决因离子注入工艺而使半导体元件中的多晶硅层损失的问题。

Description

半导体元件及其制作方法
技术领域
本发明涉及半导体技术，尤其涉及半导体元件及其制作方法。
背景技术
在半导体工艺中，常以离子注入(ion implantation)的方式形成掺杂的区域或是结构于各种半导体元件中。举例来说，可于N型金属氧化物半导体(NMOS)、P型金属氧化物半导体(PMOS)、或是互补式金属氧化物半导体(CMOS)中以离子注入的方式形成源极/漏极区。然而，离子注入本身具有一些缺点与限制。其中，当对一靶材料(例如半导体元件中的半导体层)进行离子注入工艺时，掺杂物的高冲击性或是腐蚀性质(当掺杂物对于半导体层具有腐蚀性时)可能会使半导体层受损。举例来说，含氟的掺杂物对于含硅的膜层具有腐蚀性。因此，可能会发生半导体层的材料移除(或是损失)以及使半导体层的厚度(或高度)减少的情况。前述问题会使得后续工艺变得更加复杂，例如过蚀刻至半导体层之下的半导体元件。因此，可能会损坏原本已形成于半导体层之下的半导体元件的结构以及性能。
因此，目前亟需新的制作半导体元件的方法以改善或是解决前述问题。
发明内容
针对现有技术存在的问题，本发明一实施例提供一种半导体元件的制作方法，包括：提供一第一导电类型的第一多晶硅层于一基板上，其中基板具有一第一有源区与一第二有源区；对第一多晶硅层的对应第二有源区的部分进行一第一离子注入工艺，并采用一第二导电类型的掺杂物，其中第二导电类型相反于第一导电类型，且在第一离子注入工艺中导入硅烷等离子体以形成一第二多晶硅层于第一多晶硅层上，并将第一多晶硅层的对应第二有源区的部分的第一导电类型转换成第二导电类型；以及图案化第一多晶硅层与第二多晶硅层以形成一对应第一有源区的第一栅极层以及一对应第二有源区的第二栅极层。
本发明一实施例提供一种半导体元件，包括：一基板，具有一第一有源区与一第二有源区；一第一多晶硅层，形成于基板上，第一多晶硅层包括一第一部分以及一第二部分，第一部分具有第一导电类型且位置对应第一有源区，第二部分具有第二导电类型且位置对应第二有源区，第二导电类型相反于第一导电类型，且第二部分与第一部分彼此分离；以及一第二多晶硅层，位于第一多晶硅层的第二部分上，第二多晶硅层具有第二导电类型，其中，一第一栅极层是由第一多晶硅层的第一部分所构成，一第二栅极层是由第一多晶硅层的第二部分以及第二多晶硅层所构成，其中第一栅极层与第二栅极层具有大抵上相同的高度。
本发明借由在进行离子注入工艺时导入硅烷等离子体的方式使多晶硅成长，以解决因离子注入工艺而使半导体元件中的多晶硅层损失的问题，因此，多晶硅层的高度保持近乎相同。多晶硅层保持固定的高度可避免许多问题，例如在后续工艺中过蚀刻，因此，可使后续工艺较为容易且提升半导体元件的工艺可靠度。
附图说明
图1到图7示出本发明一实施例的半导体元件的工艺剖面图。
1～第一有源区；
2～第二有源区；
5～介电层；
5a～第一栅介电层；
5b～第二栅介电层；
10～第一多晶硅层；
10a～第一部分；
10b～第二部分；
20～第二多晶硅层；
30～光致抗蚀剂图案层；
60a～第一栅极层；
60b～第二栅极层；
80～基板；
83、84～掩模层；
90～第一源极与漏极区；
90’～第三多晶硅层；
91～第二源极与漏极区；
91’～第四多晶硅层；
100～半导体元件。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例和/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。在附图中，实施例的形状或是厚度可能扩大，以简化或是突显其特征。再者，图中未示出或描述的元件，可为所属技术领域中具有普通知识的技术人员所知的任意形式。
请参照图7，其介绍本发明一实施例的一半导体元件100的剖面图。半导体元件100可作为存储器元件(例如，动态随机存取存储器，DRAM)的周边电路(例如，CMOS电路)，其中存储器元件可进行读取、写入、或其它的操作。在本实施例中，半导体元件100包括一基板80(例如硅基板)，基板80具有一第一有源区1以及一第二有源区2。举例来说，在半导体元件100中，至少一NMOS晶体管可对应第一有源区1而形成，至少一PMOS晶体管可对应第二有源区2而形成。或者是，至少一PMOS晶体管可对应第一有源区1而形成，至少一NMOS晶体管可对应第二有源区2而形成。为简化附图，图7只示出示出NMOS晶体管与PMOS晶体管的与本实施例有关的结构。
可在基板80的第一有源区1以及第二有源区2中分别形成具有不同导电类型的一第一阱(未示出)以及一第二阱(未示出)。可在基板80中形成一浅沟槽隔离结构(未示出)以定义出第一有源区1以及第二有源区2。
一第一多晶硅层10配置于基板80上。在本实施例中，第一多晶硅层10包括一第一部分10a以及一第二部分10b，第一部分10a具有第一导电类型且位置对应第一有源区1，第二部分10b具有第二导电类型且位置对应第二有源区2，第二导电类型相反于第一导电类型，且第二部分10b与第一部分10a彼此分离。一第二导电类型的第二多晶硅层20位于第一多晶硅层10的第二部分10b上。特别是，半导体元件100的一第一栅极层60a是由第一多晶硅层10的第一部分10a所构成。再者，半导体元件100的一第二栅极层60b是由第一多晶硅层10的第二部分10b以及其上的第二多晶硅层20所构成。可以知道的是，第一栅极层60a与第二栅极层60b可具有大抵上相同的高度。
一栅介电层5a是配置于基板80以及第一多晶硅层10的第一部分10a之间，一栅介电层5b是配置于基板80以及第一多晶硅层10的第二部分10b之间。
在一实施例中，第二导电类型为P型，且第二栅极层10b可包括掺杂物，包括硼、二氟化硼(boron difluoride，BF2)、三氟化硼(borontrifluoride，BF3)、二硼烷(diborane)、硼簇(boron cluster，B18H22)、或前述的组合。在另一实施例中，第二导电类型为N型，且第二栅极层10b可包括掺杂物，包括砷、磷、或前述的组合。
在本实施例中，半导体元件100可还包括第一导电类型的第一源极与漏极区90，其中第一源极与漏极区90是位于基板80中且分别位于第一栅极层60a的两侧，且一第三多晶硅层90’可形成在第一栅极层60a以及第一源极与漏极区90上。
半导体元件100可还包括第二导电类型的第二源极与漏极区91，其中第二源极与漏极区91是位于基板80中且分别位于第二栅极层60b的两侧，且一第四多晶硅层91’可形成在第二栅极层60b以及第二源极与漏极区91上。
可以知道的是，位于第一源极与漏极区90上的第三多晶硅层90’的上表面以及位于第二源极与漏极区91上的第四多晶硅层91’的上表面可大抵上齐平于硅基板80的上表面。
在前述实施例中，若是第一导电类型为P型，则PMOS晶体管会形成于第一有源区1中，而NMOS晶体管会形成于第二有源区2中。换言之，若是第一导电类型为N型，则NMOS晶体管会形成于第一有源区1中，而PMOS晶体管会形成于第二有源区2中。
图1到图7示出本发明一实施例的一半导体元件100的工艺剖面图。请参照图1，提供一基板80(例如硅基板)。基板80具有以一浅沟槽隔离结构(未示出)所定义出的一第一有源区1以及一第二有源区2。具有不同导电类型的一第一阱(未示出)以及一第二阱(未示出)可分别形成于基板80的第一有源区1与第二有源区2中。可在基板80上形成一介电层5，例如一膜层包含氧、氮、或前述的组合。在介电层5上提供一第一多晶硅层10，第一多晶硅层10为第一导电类型。
请参照图2，在第一多晶硅层10上形成一光致抗蚀剂层(未示出)，在光致抗蚀剂层上进行一光刻工艺以形成一光致抗蚀剂图案层30，其中光致抗蚀剂图案层30覆盖第一多晶硅层10的对应第一有源区1的部分，并暴露出第一多晶硅层10的对应第二有源区2的部分。
请参照图3，在第一多晶硅层10的对应第二有源区2的部分上进行一第一离子注入工艺，并使用光致抗蚀剂图案层30(如图2所示)为一注入掩模，并使用(相反于第一导电类型的)第二导电类型的掺杂物，且在第一离子注入工艺中导入硅烷等离子体(silane plasma)，借以在第一多晶硅层10的对应第二有源区2的部分上形成一第二多晶硅层20，并将第一多晶硅层10的对应第二有源区2的部分的第一导电类型转换成第二导电类型。在一实施例中，第二导电类型为P型，且掺杂物可包括硼、二氟化硼、三氟化硼、二硼烷、硼簇、或前述的组合。在另一实施例中，第二导电类型为N型，且掺杂物可包括砷、磷、或前述的组合。在此步骤中，第一离子注入工艺以及导入硅烷等离子体可同时进行。因此，虽然在第一离子注入工艺中的掺杂物(例如注入物种，implant species)可能会损伤或是腐蚀第一多晶硅层10的对应第二有源区2的部分，但导入硅烷等离子体可在第一多晶硅层10的对应第二有源区2的部分上形成一额外的多晶硅层，因此，可避免或是补偿第一多晶硅层10的对应第二有源区2的部分的材料损失或是高度减少。因此，在进行第一离子注入工艺之后，第二多晶硅层20的一上表面可大抵上齐平于第一多晶硅层10的对应第一有源区1的部分的一上表面。之后，可移除不需要的光致抗蚀剂图案层30(如图2所示)。
在前述实施例中，第一离子注入工艺的可调整的参数包括，但不限于，工艺时间、温度、掺杂物的种类、掺杂剂量、能量、掺杂角度，等等。再者，导入硅烷等离子体工艺的可调整参数可包括，但不限于，温度、气流、压力、等离子体产生功率(plasma generation power)。值得注意的是，可在低温下进行第一离子注入工艺。举例来说，第一离子注入工艺可在20℃(或室温)至80℃之间进行。在此，这会是优点，因为，已形成在半导体元件100中的许多其它有源元件不会因此过热而受损。
请参照图4，图案化第二多晶硅层20以及其下的第一多晶硅层10以使第一多晶硅层10包括一第一部分10a以及一第二部分10b，第一部分10a具有第一导电类型且位置对应第一有源区1，第二部分10b具有第二导电类型且位置对应第二有源区2，且第二部分10b与第一部分10a彼此分离。在本实施例中，半导体元件100的一第一栅极层60a是由第一多晶硅层10的第一部分10a所构成。再者，半导体元件100的一第二栅极层60b是由第一多晶硅层10的第二部分10b以及其上的第二多晶硅层20所构成。在一实施例中，图案化工艺包括进行一蚀刻工艺。可相似地图案化介电层5(如第3图所示)以形成一第一栅介电层5a以及一第二栅介电层5b。
请参照图5，形成一掩模层83(例如光致抗蚀剂层)以覆盖第二栅极层60b的上表面与侧壁以及基板80的对应于第二有源区2的部分的上表面，并暴露出第一栅极层60a以及基板80的对应于第一有源区1的部分的上表面。掩模层83可以公知的光刻工艺形成。
形成第一源极与漏极区90于基板80中，且第一源极与漏极区90分别位于第一栅极层60a的两侧。在本实施例中，第一源极与漏极区90的形成方法包括进行一第二离子注入工艺以及在第二离子注入工艺中导入硅烷等离子体。第二离子注入工艺以及导入硅烷等离子体可相似于或是不同于图3所述的工艺。因此，在进行第二离子注入工艺之后，一第三多晶硅层90’可形成在第一栅极层60a以及第一源极与漏极区90上。因此，第三多晶硅层90’的位于第一源极与漏极区90上的部分的一上表面大抵上齐平于硅基板80的一上表面。在此步骤之后，可移除不需要的掩模层83。
请参照图6，同样地，形成一相似于掩模层83(如图5所示)的掩模层84以覆盖第一栅极层60a的上表面与侧壁以及基板80的对应于第一有源区1的部分的上表面，并暴露出第二栅极层60b以及基板80的对应于第二有源区2的部分的上表面。掩模层84的形成方法可相同于或是相似于掩模层83的形成方法。
第二源极与漏极区91是形成于基板80中并位于第二栅极层60b的两侧，第二源极与漏极区91的导电类型相反于第一源极与漏极区90的导电类型。在本实施例中，同样地，第二源极与漏极区91的形成方法包括进行一第三离子注入工艺以及在第三离子注入工艺中导入硅烷等离子体。第三离子注入工艺以及导入硅烷等离子体可相似于图3、图5所述的工艺。在进行第三离子注入工艺之后，一第四多晶硅层91’可形成在第二栅极层60b以及第二源极与漏极区91上。再者，第四多晶硅层91’的位于第二源极与漏极区91上的部分的一上表面大抵上齐平于硅基板80的上表面。在此步骤之后，可移除不需要的掩模层84。因此，如图7所示，完成一半导体元件100。
同样地，当形成第一与第二源极与漏极区90、91时，导入硅烷等离子体可补偿因离子注入工艺而造成的硅基板80材料损失。因此，可避免或是补偿硅基板80的材料损失以及高度减少，因此，如上所述，第三与第四多晶硅层90’、91’的上表面大抵上分别齐平于基板80的上表面。
因此，本发明借由在进行离子注入工艺时导入硅烷等离子体的方式使多晶硅成长，以解决因离子注入工艺而使半导体元件中的多晶硅层损失的问题，因此，多晶硅层的高度保持近乎相同。多晶硅层保持固定的高度可避免许多问题，例如在后续工艺中过蚀刻，因此，可使后续工艺较为容易且提升半导体元件的工艺可靠度。
本发明虽以较佳实施例公开如上，然其并非用以限定本发明的范围，任何所属技术领域中具有普通知识的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以所附的权利要求所界定的范围为准。

Claims (19)

1.一种半导体元件的制作方法，包括：
提供一第一导电类型的第一多晶硅层于一基板上，其中该基板具有一第一有源区与一第二有源区；
对该第一多晶硅层的对应该第二有源区的部分进行一第一离子注入工艺，并采用一第二导电类型的掺杂物，其中该第二导电类型相反于该第一导电类型，且在该第一离子注入工艺中导入硅烷等离子体以形成一第二多晶硅层于该第一多晶硅层对应该第二有源区的部分上，并将该第一多晶硅层的对应该第二有源区的部分的该第一导电类型转换成该第二导电类型；以及
图案化该第一多晶硅层与该第二多晶硅层以形成一对应该第一有源区的第一栅极层以及一对应该第二有源区的第二栅极层。
2.如权利要求1所述的半导体元件的制作方法，其中该第二导电类型为P型，且该掺杂物包括硼、二氟化硼、三氟化硼、二硼烷、硼簇或前述掺杂物的组合。
3.如权利要求1所述的半导体元件的制作方法，其中该第二导电类型为N型，且该掺杂物包括砷、磷或前述掺杂物的组合。
4.如权利要求1所述的半导体元件的制作方法，其中该第一离子注入工艺是在20℃至80℃之间进行。
5.如权利要求1所述的半导体元件的制作方法，其中该基板为一硅基板。
6.如权利要求5所述的半导体元件的制作方法，还包括：
进行一第二离子注入工艺，以形成第一源极与漏极区于该硅基板中并分别位于该第一栅极层的两侧，且在该第二离子注入工艺中导入硅烷等离子体以形成一第三多晶硅层于该第一栅极层以及该第一源极与漏极区上。
7.如权利要求6所述的半导体元件的制作方法，其中位于该第一源极与漏极区上的该第三多晶硅层的一上表面齐平于该硅基板的一上表面。
8.如权利要求5所述的半导体元件的制作方法，还包括：
进行一第三离子注入工艺，以形成第二源极与漏极区于该硅基板中并分别位于该第二栅极层的两侧，且在该第三离子注入工艺中导入硅烷等离子体以形成一第四多晶硅层于该第二栅极层以及该第二源极与漏极区上。
9.如权利要求8所述的半导体元件的制作方法，其中位于该第二源极与漏极区上的该第四多晶硅层的一上表面齐平于该硅基板的一上表面。
10.如权利要求1所述的半导体元件的制作方法，其中该第一栅极层与该第二栅极层具有相同的高度。
11.一种半导体元件，包括：
一基板，具有一第一有源区与一第二有源区；
一第一多晶硅层，形成于该基板上，该第一多晶硅层包括一第一部分以及一第二部分，该第一部分具有第一导电类型且位置对应该第一有源区，该第二部分具有第二导电类型且位置对应该第二有源区，该第二导电类型相反于该第一导电类型，且该第二部分与该第一部分彼此分离；以及
一第二多晶硅层，位于该第一多晶硅层的该第二部分上，该第二多晶硅层具有第二导电类型，
其中，一第一栅极层是由该第一多晶硅层的该第一部分所构成，一第二栅极层是由该第一多晶硅层的该第二部分以及该第二多晶硅层所构成，其中该第一栅极层与该第二栅极层具有相同的高度。
12.如权利要求11所述的半导体元件，其中该第二导电类型为P型，且该第二栅极层包括一掺杂物，该掺杂物包括硼、二氟化硼、三氟化硼、二硼烷、硼簇或前述掺杂物的组合。
13.如权利要求11所述的半导体元件，其中该第二导电类型为N型，且该第二栅极层包括一掺杂物，该掺杂物包括砷、磷或前述掺杂物的组合。
14.如权利要求11所述的半导体元件，还包括：
一栅介电层，配置于该基板与该第一多晶硅层之间。
15.如权利要求11所述的半导体元件，其中该基板为一硅基板。
16.如权利要求15所述的半导体元件，还包括：
第一源极与漏极区，位于该硅基板中，并分别位于该第一栅极层的两侧；以及
一第三多晶硅层，位于该第一栅极层与该第一源极与漏极区上。
17.如权利要求16所述的半导体元件，其中该第三多晶硅层的位于该第一源极与漏极区上的部分的一上表面齐平于该硅基板的一上表面。
18.如权利要求15所述的半导体元件，还包括：
第二源极与漏极区，位于该硅基板中，并分别位于该第二栅极层的两侧；以及
一第四多晶硅层，位于该第二栅极层与该第二源极与漏极区上。
19.如权利要求18所述的半导体元件，其中该第四多晶硅层的位于该第二源极与漏极区上的部分的一上表面齐平于该硅基板的一上表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2017872B1 (en) * 2016-11-25 2018-06-08 Stichting Energieonderzoek Centrum Nederland Photovoltaic cell with passivating contact

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376552A (zh) * 2010-08-24 2012-03-14 中芯国际集成电路制造(上海)有限公司 一种离子注入工艺中防止栅极损坏的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442570B1 (ko) * 2000-06-29 2004-07-30 주식회사 하이닉스반도체 반도체소자의 이중게이트전극 형성방법
KR100354438B1 (ko) * 2000-12-12 2002-09-28 삼성전자 주식회사 모스 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성방법 및 이를 이용한 씨모스 트랜지스터 형성 방법
US6858514B2 (en) 2002-03-29 2005-02-22 Sharp Laboratories Of America, Inc. Low power flash memory cell and method
JP3594140B2 (ja) * 2002-06-26 2004-11-24 沖電気工業株式会社 半導体装置の製造方法
JP2006032410A (ja) * 2004-07-12 2006-02-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7439176B2 (en) * 2005-04-04 2008-10-21 Samsung Electronics Co., Ltd. Semiconductor device multilayer structure, fabrication method for the same, semiconductor device having the same, and semiconductor device fabrication method
KR20100013898A (ko) * 2008-08-01 2010-02-10 삼성전자주식회사 불순물 손실 방지층을 갖는 플라즈마 불순물 도핑 반도체구조 및 그 제조 방법
US8525263B2 (en) 2009-01-19 2013-09-03 International Business Machines Corporation Programmable high-k/metal gate memory device
US20100297347A1 (en) 2009-04-24 2010-11-25 Applied Materials, Inc. Substrate support having side gas outlets and methods
US8895435B2 (en) * 2011-01-31 2014-11-25 United Microelectronics Corp. Polysilicon layer and method of forming the same
US20120302048A1 (en) * 2011-05-27 2012-11-29 Applied Materials, Inc. Pre or post-implant plasma treatment for plasma immersed ion implantation process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376552A (zh) * 2010-08-24 2012-03-14 中芯国际集成电路制造(上海)有限公司 一种离子注入工艺中防止栅极损坏的方法

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