CN103579204B - 包括电容器的封装结构及其形成方法 - Google Patents

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Abstract

公开了包括电容器的封装结构及其形成方法。一种封装件包括管芯、封装剂和电容器。封装件具有封装件第一面和封装件第二面。管芯具有对应于封装件第一面的管芯第一面，并且具有对应于封装件第二面的管芯第二面。管芯第一面与管芯第二面是相对的。封装剂围绕管芯。电容器包括位于封装剂中的第一板和第二板，并且第一板和第二板的对置表面在从封装件第一面到封装件第二面的方向上延伸。外部导电连接件接合至封装件第一面和封装件第二面中的至少一个面。

Description

包括电容器的封装结构及其形成方法
技术领域
本发明涉及半导体器件，具体而言，涉及包括电容器的封装结构及其形成方法。
背景技术
半导体器件用于各种电子应用，作为实例，诸如个人电脑、移动电话、数码相机和其他电子设备。通常通过在半导体衬底上方相继沉积绝缘材料层或介电材料层、导电材料层和半导体材料层，以及采用光刻图案化各种材料层以在其上形成电路部件和元件来制造半导体器件。通常在一个半导体晶圆上制造数十或数百个集成电路，然后通过在集成电路之间沿着划线切割来分割晶圆上的个体管芯。举例来说，通常单独地、以多芯片模块或者以其他类型的封装对这些个体管芯进行封装。
半导体产业通过不断减小最小部件尺寸来不断提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这使得在给定区域内集成更多的元件。在一些应用中，这些更小的电子元件也需要比以前的封装件更小的利用更少面积的封装件。
由于具有将集成电路更密集地集成在小的整体封装件内的能力，堆叠封装(PoP)技术变得日益普及。作为实例，PoP技术用于许多高级手持式器件，诸如智能手机。其他封装技术使用各种部件也提供改善的集成密度。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面提供了一种结构，包括：封装件，具有封装件第一面和封装件第二面，所述封装件包括：管芯，具有对应于所述封装件第一面的管芯第一面并具有对应于所述封装件第二面的管芯第二面，所述管芯第一面与所述管芯第二面相对；封装剂，围绕所述管芯；和电容器，包括位于所述封装剂中的第一板和第二板，所述第一板和所述第二板的对置表面在从所述封装件第一面到所述封装件第二面的方向上延伸；以及外部导电连接件，接合至所述封装件第一面和所述封装件第二面中的至少一个面。
在所述的结构中，所述封装剂包括模塑料。
在所述的结构中，所述第一板和所述第二板之间的区域包含所述封装剂。
在所述的结构中，所述电容器包括接合至所述第一板的第一指状件，并且包括接合至所述第二板的第二指状件，所述第一指状件和所述第二指状件相互交叉。
在所述的结构中，所述封装件还包括位于所述管芯第一面和所述管芯第二面中的至少一个面上的再分布层，所述外部导电连接件接合至所述再分布层。
在所述的结构中，所述封装件还包括在从所述封装件第一面到所述封装件第二面的方向上延伸的通孔。
所述的结构还包括：另一管芯，连接至所述封装件的封装件第二面；以及衬底，连接至所述封装件的封装件第一面，所述外部导电连接件接合至所述衬底和所述封装件第一面。
根据本发明的另一方面，提供了一种结构，包括：管芯；模塑料，封装所述管芯，所述模塑料具有第一表面和第二表面，所述第一表面对应于所述管芯的有源面；垂直电容器，包括位于所述模塑料中的至少两个相对的板，所述相对的板的对置表面垂直于所述第一表面和所述第二表面延伸；第一再分布层，位于所述第一表面和所述第二表面中的至少一个表面上；以及外部导电连接件，接合至所述第一再分布层。
在所述的结构中，所述相对的板中的每一个都包括指状件，所述相对的板中的每一个和相应的指状件形成梳状结构，所述指状件相互交叉。
在所述的结构中，所述相对的板之间的空间包括模塑料。
所述的结构还包括位于所述模塑料中并从所述第一表面延伸至所述第二表面的通孔。
所述的结构还包括位于所述第一表面和所述第二表面中的一个表面上的第二再分布层，位于所述第一表面或所述第二表面上的所述第二再分布层与所述第一再分布层不同。
所述的结构还包括：另一元件，包括另一管芯，所述另一元件连接至所述第一表面和所述第二表面中的一个表面；以及有机衬底，连接至与所述另一元件相对的所述第一表面和所述第二表面中的一个表面，所述外部导电连接件接合至所述有机衬底。
根据本发明的又一方面，提供了一种方法，包括：在衬底的表面上形成垂直电容器的第一板和第二板，所述第一板和所述第二板的相对面垂直于所述衬底的表面延伸；将管芯接合至所述衬底的表面；用封装材料封装所述管芯、所述第一板和所述第二板，所述封装材料具有远离所述衬底的第一面；以及形成连接至所述第一面的外部导电连接件。
在所述的方法中，形成所述第一板和所述第二板包括使用镀层工艺以在光刻胶的开口中形成金属，所述光刻胶位于所述衬底上。
在所述的方法中，所述封装包括使用压缩模塑法。
在所述的方法中，所述密封包括研磨或抛光所述封装材料以暴露位于所述第一面上的第一板和第二板。
在所述的方法中，所述封装材料位于所述第一板和所述第二板之间。
在所述的方法中，将所述第一指状件接合至所述第一板，以及将第二指状件接合至所述第二板，所述第一指状件和所述第二指状件相互交叉。
所述的方法还包括在所述封装材料的第一面上形成再分布层，将所述外部导电连接件接合至所述再分布层。
附图说明
为了更全面地理解本发明实施例及其优点，现在将参考结合附图所进行的以下描述，其中：
图1至图8是根据实施例形成包括垂直电容器的封装件的方法；以及
图9是根据实施例包括垂直电容器的封装件。
具体实施方式
在下面详细论述本发明实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅是制造和使用所公开的主题的示例性具体方式，而不限制不同实施例的范围。
一个或多个实施例涉及例如在集成电路封装件(诸如用于堆叠封装件(PoP)结构)中形成的电容器，诸如金属绝缘体金属(MIM)电容器。多个实施例涉及在各种封装环境和封装件中的应用。本领域普通技术人员将容易理解，可以对本文中描述的示例封装件和方法进行修改以实现在各个实施例的范围内涉及的其他封装件和方法。附图中相似的参考标号表示相似的元件，并且虽然以特定次序进行描述，但是可以以其他逻辑顺序以及进行各种修改来实施各个方法实施例。
图1至图8示出包括形成在其中的电容器的封装件的方法和各个结构。图1示出第一载具衬底10、光热转换(LTHC)释放涂层12、钝化膜14和晶种层16。在后续加工步骤期间，第一载具衬底10提供临时机械和结构支撑。第一载具衬底10可以包含例如玻璃、氧化硅、氧化铝、和/或它们的组合等，并且其可以是晶圆。在第一载具衬底10的表面上方形成LTHC释放涂层12。LTHC释放涂层12是例如氧化物、氮化物、有机材料等或它们的组合，诸如氧化硅、氮化硅或氮氧化硅。可以采用化学汽相沉积(CVD)等或它们的组合形成LTHC释放涂层12。在LTHC释放涂层12的表面上方形成钝化膜14。钝化膜14是例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、聚降冰片烯、聚对二甲苯(PPX)等或它们的组合，并且可以通过涂布工艺、层压工艺等或它们的组合来沉积钝化膜14。在钝化膜14的表面上方沉积晶种层16。晶种层16是例如通过溅射、另一PVD工艺等沉积的铜、钛等或它们的组合。
图2还示出光刻胶18、垂直电容器20和通孔22。光刻胶18可以是任何可接受的材料并且可以采用可接受的沉积技术诸如旋涂工艺来沉积。采用可接受的光刻技术对光刻胶18进行图案化以产生用于垂直电容器20和通孔22的开口。通过无电镀、电镀等在开口中沉积导电材料(诸如铜、铝等或它们的组合)以形成垂直电容器20和通孔22。通过诸如灰化和/或冲洗工艺去除光刻胶。
图3是在图2中标记的截面A-A处的垂直电容器20的布局图。垂直电容器20包括第一垂直板30和第二垂直板32。第一垂直板30与第二垂直板32相对。第一垂直板30包括第一指状件34，第二垂直板32包括第二指状件36。第一指状件34与第二指状件36相互交叉。彼此相对的包含第一指状件34的第一垂直板30的表面与包含第二指状件36的第二垂直板32的表面相互平行且垂直于下面的表面(例如钝化膜14的顶面)延伸。本领域普通技术人员将容易理解，在本领域背景中，垂直或平行的表面分别包括例如由所用的材料和/或对材料实施的工艺引起的工艺变化产生的基本垂直或平行的表面。
在下文中将会清楚，可以在第一垂直板30和第二垂直板32的对置表面之间形成介电材料，诸如封装剂，如模塑料；气体，诸如空气、氧气、氮气等；或它们的组合，从而形成垂直电容器20。在示出的实施例中，垂直电容器20是梳状结构，即相互交叉的垂直电容器。其他实施例涉及对垂直电容器20的各种修改，诸如更多或更少的指状件或者使用不具有指状件的垂直板。可以对各种参数诸如板的面积、板之间的距离和板的垂直高度进行调整以达到垂直电容器20用于具体应用的合适电容。截面B-B示出图2中描述的截面图。
图4示出进一步包括具有外部导电连接件42和封装剂44的集成电路管芯40的封装件。根据可接受的半导体加工技术加工管芯40，并且管芯40包括外部导电连接件42，其提供一种用于将管芯40内的集成电路电连接至管芯40外部的元件的装置。在去除光刻胶18之后，将管芯40接合至晶种层16。可以采用例如管芯接合膜(DFA)接合管芯40。如图所示，管芯40在中央位置接合至设置在通孔22和垂直电容器20之间的结构，但是管芯40也可以接合在结构的其他位置。然后对结构施加封装剂44以封装管芯40、通孔22和垂直电容器20。该实施例中的封装剂44是采用压缩模塑法施加的模塑料。其他实施例涉及通过其他可接受的技术施加其他材料。诸如通过化学机械抛光(CMP)研磨和/或抛光封装剂44以暴露穿过封装剂44的表面的垂直电容器20、通孔22和连接件42。为了方便和易于描述，术语“正面”和“背面”可以用于说明书的余下部分以方便提及封装件相应的相对面。如图4所示，封装件的正面对应于暴露的上表面，封装件的背面是与第一载具衬底10接合的面。在该示出的实施例中，管芯40的正面是管芯40的有源面并且对应于封装件的正面。
本领域普通技术人员将了解到封装剂44通常可以是位于垂直电容器20的相对的板之间的介电材料，所述相对的板通常至少部分地用于确定垂直电容器20的电容值。封装剂44的相对介电常数通常用于计算电容值。在一些实施例中，封装剂44完全填充垂直电容器20的相对的板之间的空间。在其他实施例中，封装剂44可以不完全填充该空间，但是可能在一些空间中形成空隙(void)。这些空隙可以包含空气、氧气、氮气或当施加封装剂44时出现的另一外部气体。是否出现空隙以及空隙包含什么气体可以影响位于相对的板之间的(一种或多种)材料的相对介电常数，并因此可以影响垂直电容器20的电容值。
图5描述进一步包括具有一个或多个介电层48和互连结构50的正面再分布层(RDL)46的封装件。对本领域普通技术人员来说，用于形成正面RDL 46的方法和合适的材料是显而易见的，从而在本文中仅详述简要概述。在封装剂44、通孔22、垂直电容器20和连接件42上诸如通过溅射或另一物理汽相沉积(PVD)工艺沉积诸如铜、钛等晶种层。在晶种层上沉积光刻胶并且通过光刻进行图案化以暴露晶种层的一部分。图案针对正面RDL 46的第一金属化层。在暴露的晶种层上诸如通过无电镀、电镀等沉积第一金属化层的导电材料诸如铜、铝等或它们的组合。通过灰化和/或冲洗工艺去除光刻胶。诸如通过湿蚀刻或干蚀刻去除暴露的晶种层。在第一金属化层上方沉积第一介电层。第一介电层可以是通过涂布工艺、层压工艺等或它们的组合沉积的聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等或它们的组合。可以采用可接受的光刻技术形成穿过第一介电层到第一金属化层的开口。可以采用如关于第一金属化层和第一介电层所论述的相同或相似的工艺形成后续金属化层和介电层。可以在先前采用合适的光刻技术形成的介电层的开口中沉积在形成后续金属化层期间所沉积的导电材料以电连接相应的金属化层。各种金属化层的图案形成介电层48中的互连结构50。可以采用其他可接受的工艺形成实施例。实施例可以具有任意适当数量的金属化层或介电层。
图6示出进一步包括在正面上形成的接合焊盘52和导电连接件54的封装件。在正面RDL 46的最顶层介电层上方和/或在最顶层介电层的开口中形成接合焊盘52。接合焊盘52可以包含单层或多层结构的铝、钛等或它们的组合，并且可以采用可接受的镀层和/或光刻工艺形成。导电连接件54可以包含无铅焊料，并且可以是可控塌陷芯片连接(C4)凸块，但是其他实施例涉及其他导电连接件，例如，包括凸块、支柱、圆柱等。
图7示出准备好进行背面加工的封装件。翻转图6的封装件，采用粘合剂62，诸如可以通过暴露于UV光分离的紫外线(UV)胶，将封装件的正面粘附至第二载具衬底60。第二载具衬底60可以包括例如玻璃、氧化硅、氧化铝、和/或它们的组合等。从封装件的背面剥离第一载具衬底10，并且采用例如研磨、抛光和/或蚀刻去除任何剩余的LTHC释放涂层12、钝化膜14和晶种层16。
图8示出进一步包括背面RDL 64的封装件。背面RDL 64包括一个或多个介电层66和互连结构68。采用如上文关于正面RDL 46所论述的相似或相同的工艺形成背面RDL 64。采用如关于接合焊盘52所论述的相同或相似的工艺在背面RDL 64上形成接合焊盘70。因此，为了简洁，省略形成这些元件的材料和方法的详细论述。
图9示出根据实施例的封装件。封装件包括另一元件100、如图1至图8中形成的封装件102和有机衬底104。使图8中示出的封装件102与第二载具衬底60分离，诸如当粘合剂包含UV胶时通过将粘合剂62暴露于UV光进行分离。然后通过在有机衬底104上的焊盘106上回流导电连接件54将封装件102的正面接合至有机衬底104。有机衬底104包括例如电连接至穿过该衬底的通孔108的焊盘106，其中通孔108还电连接至位于有机衬底104的相对面上的焊盘110。导电连接件112诸如球栅阵列(BGA)球位于焊盘110上。
图9中描述的另一元件100是包括管芯122、124、126和128的三维集成电路(3DIC)。举例来说，通过采用或不采用粘合剂的接合使管芯122、124、126和128堆叠起来。管芯122、124、126和128中位于较下部的管芯包括用于电连接管芯122、124、126和128的通孔130。形成3DIC的方法是众所周知的，因而在本文中省略。采用经过回流并连接至封装件102背面的接合焊盘70的导电连接件120，诸如包括微凸块、迷你凸块、支柱、圆柱等，将3DIC接合至封装件102。其他实施例涉及作为另一元件100的另一封装件，例如，类似于封装件102的封装件；包括中介层和一个或多个管芯的2.5维IC(2.5DIC)；包括任意数量的管芯、诸如倒装芯片的单一管芯等或它们的组合的3DIC。
直接在RDL 46和RDL 64中的互连结构之间连接如文中所述的垂直电容器20。在各种器件和元件之间如何电连接垂直电容器20可以取决于期望用途。例如，一个或多个电容器可以连接至位于另一元件100和管芯40之间、位于管芯40和有机衬底104之间和/或位于另一元件100和有机衬底104之间的一个或多个相应的信号互连件。垂直电容器可以是嵌入封装件内管芯外的高容量电容器，因而容许分配管芯内的设计区域另作他用或将其去除。通过提供更有利的RC值，垂直电容器20可以进一步减少信号延迟，诸如信号的上升沿和/或下降沿，这反过来可以增大工作频率。
一个实施例是一种包括封装件和外部导电连接件的结构。封装件包括管芯、封装剂和电容器。封装件具有封装件第一面和封装件第二面。管芯具有对应于封装件第一面的管芯第一面，并具有对应于封装件第二面的管芯第二面。管芯第一面与管芯第二面相对。封装剂围绕管芯。电容器包括位于封装剂中的第一板和第二板，并且第一板和第二板的对置表面在从封装件第一面至封装件第二面的方向上延伸。将外部导电连接件接合至封装件第一面和封装件第二面中的至少一个面。
另一实施例是一种包括管芯、模塑料、垂直电容器、再分布层和外部导电连接件的结构。模塑料封装管芯。模塑料具有第一表面和第二表面，并且第一表面对应于管芯的有源面。垂直电容器包括位于模塑料中的至少两个相对的板，并且相对的板的对置表面垂直于第一表面和第二表面延伸。再分布层位于第一表面和第二表面中的至少一个表面上。外部导电连接件接合至第一再分布层。
又一实施例是一种方法，包括：在载具衬底的表面上形成垂直电容器的第一板和第二板，第一板和第二板的对置表面垂直于载具衬底的表面延伸；将管芯接合至载具衬底的表面；用封装材料封装管芯、第一板和第二板，该封装材料具有远离载具衬底的第一面；以及形成连接至第一面的外部导电连接件。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。虽然上面论述了许多修改，可以对所公开的实施例作出其他修改，诸如颠倒封装件中管芯的朝向以及在加工中的相应改变。此外，本申请的范围并不仅限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本上相同的功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (20)

1.一种半导体结构，包括：
封装件，具有封装件第一面和封装件第二面，所述封装件包括：
管芯，具有对应于所述封装件第一面的管芯第一面并具有对应于所述封装件第二面的管芯第二面，所述管芯第一面与所述管芯第二面相对；
封装剂，围绕所述管芯；和
电容器，包括位于所述封装剂中的第一板和第二板，所述第一板和所述第二板的对置表面在从所述封装件第一面到所述封装件第二面的方向上延伸；以及
外部导电连接件，接合至所述封装件第一面和所述封装件第二面中的至少一个面。
2.根据权利要求1所述的半导体结构，其中，所述封装剂包括模塑料。
3.根据权利要求1所述的半导体结构，其中，所述第一板和所述第二板之间的区域包含所述封装剂。
4.根据权利要求1所述的半导体结构，其中，所述电容器包括接合至所述第一板的第一指状件，并且包括接合至所述第二板的第二指状件，所述第一指状件和所述第二指状件相互交叉。
5.根据权利要求1所述的半导体结构，其中，所述封装件还包括位于所述管芯第一面和所述管芯第二面中的至少一个面上的再分布层，所述外部导电连接件接合至所述再分布层。
6.根据权利要求1所述的半导体结构，其中，所述封装件还包括在从所述封装件第一面到所述封装件第二面的方向上延伸的通孔。
7.根据权利要求1所述的半导体结构，还包括：
另一管芯，连接至所述封装件的封装件第二面；以及
衬底，连接至所述封装件的封装件第一面，所述外部导电连接件接合至所述衬底和所述封装件第一面。
8.一种半导体结构，包括：
管芯；
模塑料，封装所述管芯，所述模塑料具有第一表面和第二表面，所述第一表面对应于所述管芯的有源面；
垂直电容器，包括位于所述模塑料中的至少两个相对的板，所述相对的板的对置表面垂直于所述第一表面和所述第二表面延伸；
第一再分布层，位于所述第一表面和所述第二表面中的至少一个表面上；以及
外部导电连接件，接合至所述第一再分布层。
9.根据权利要求8所述的半导体结构，其中，所述相对的板中的每一个都包括指状件，所述相对的板中的每一个和相应的指状件形成梳状结构，所述指状件相互交叉。
10.根据权利要求8所述的半导体结构，其中，所述相对的板之间的空间包括模塑料。
11.根据权利要求8所述的半导体结构，还包括位于所述模塑料中并从所述第一表面延伸至所述第二表面的通孔。
12.根据权利要求8所述的半导体结构，还包括位于所述第一表面和所述第二表面中的一个表面上的第二再分布层，位于所述第一表面或所述第二表面上的所述第二再分布层与所述第一再分布层不同。
13.根据权利要求8所述的半导体结构，还包括：
另一元件，包括另一管芯，所述另一元件连接至所述第一表面和所述第二表面中的一个表面；以及
有机衬底，连接至与所述另一元件相对的所述第一表面和所述第二表面中的一个表面，所述外部导电连接件接合至所述有机衬底。
14.一种形成半导体结构的方法，包括：
在衬底的表面上形成垂直电容器的第一板和第二板，所述第一板和所述第二板的相对面垂直于所述衬底的表面延伸；
将管芯接合至所述衬底的表面；
用封装材料封装所述管芯、所述第一板和所述第二板，所述封装材料具有远离所述衬底的第一面；以及
形成连接至所述第一面的外部导电连接件。
15.根据权利要求14所述的形成半导体结构的方法，其中，形成所述第一板和所述第二板包括使用镀层工艺以在光刻胶的开口中形成金属，所述光刻胶位于所述衬底上。
16.根据权利要求14所述的形成半导体结构的方法，其中，所述封装包括使用压缩模塑法。
17.根据权利要求14所述的形成半导体结构的方法，其中，所述封装包括研磨或抛光所述封装材料以暴露位于所述第一面上的第一板和第二板。
18.根据权利要求14所述的形成半导体结构的方法，其中，所述封装材料位于所述第一板和所述第二板之间。
19.根据权利要求14所述的形成半导体结构的方法，其中，将第一指状件接合至所述第一板，以及将第二指状件接合至所述第二板，所述第一指状件和所述第二指状件相互交叉。
20.根据权利要求14所述的形成半导体结构的方法，还包括在所述封装材料的第一面上形成再分布层，将所述外部导电连接件接合至所述再分布层。
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941195B2 (en) * 2009-11-10 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical metal insulator metal capacitor
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9257341B2 (en) * 2013-07-02 2016-02-09 Texas Instruments Incorporated Method and structure of packaging semiconductor devices
US20150014852A1 (en) * 2013-07-12 2015-01-15 Yueli Liu Package assembly configurations for multiple dies and associated techniques
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9209154B2 (en) * 2013-12-04 2015-12-08 Bridge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
US10128205B2 (en) * 2014-03-06 2018-11-13 Intel Corporation Embedded die flip-chip package assembly
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
JP2017532804A (ja) * 2014-08-07 2017-11-02 インテル・コーポレーション 裏側ダイプレーナデバイスおよびｓａｗフィルタを形成するための方法および装置
TWI623984B (zh) * 2014-08-12 2018-05-11 矽品精密工業股份有限公司 封裝結構及其製法
TWI584430B (zh) * 2014-09-10 2017-05-21 矽品精密工業股份有限公司 半導體封裝件及其製法
US9502321B2 (en) * 2014-10-24 2016-11-22 Dyi-chung Hu Thin film RDL for IC package
US9802813B2 (en) * 2014-12-24 2017-10-31 Stmicroelectronics (Malta) Ltd Wafer level package for a MEMS sensor device and corresponding manufacturing process
TWI606552B (zh) * 2015-01-20 2017-11-21 台灣積體電路製造股份有限公司 半導體裝置及封裝方法
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9659805B2 (en) * 2015-04-17 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and methods forming the same
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9368450B1 (en) * 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
US20170098628A1 (en) * 2015-10-05 2017-04-06 Mediatek Inc. Semiconductor package structure and method for forming the same
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10083949B2 (en) * 2016-07-29 2018-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Using metal-containing layer to reduce carrier shock in package formation
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10340206B2 (en) * 2016-08-05 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dense redistribution layers in semiconductor packages and methods of forming the same
CN109844938B (zh) * 2016-08-12 2023-07-18 Qorvo美国公司 具有增强性能的晶片级封装
US10256219B2 (en) * 2016-09-08 2019-04-09 Intel Corporation Forming embedded circuit elements in semiconductor package assembles and structures formed thereby
US9922924B1 (en) 2016-11-03 2018-03-20 Micron Technology, Inc. Interposer and semiconductor package
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10854568B2 (en) 2017-04-07 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10522449B2 (en) * 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
DE102017123449B4 (de) 2017-04-10 2023-12-28 Taiwan Semiconductor Manufacturing Co. Ltd. Gehäuse mit Si-substratfreiem Zwischenstück und Ausbildungsverfahren
TWI624915B (zh) * 2017-04-25 2018-05-21 力成科技股份有限公司 封裝結構
US10068865B1 (en) * 2017-05-10 2018-09-04 Nanya Technology Corporation Combing bump structure and manufacturing method thereof
MY202342A (en) * 2017-06-08 2024-04-24 Intel Corp Over-molded ic package with in-mold capacitor
US10290571B2 (en) 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
US10381161B2 (en) * 2017-11-06 2019-08-13 Advanced Semiconductor Engineering, Inc. Capacitor structure
US11282776B2 (en) * 2018-02-22 2022-03-22 Xilinx, Inc. High density routing for heterogeneous package integration
US10832985B2 (en) * 2018-09-27 2020-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor package and method
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
WO2020153983A1 (en) 2019-01-23 2020-07-30 Qorvo Us, Inc. Rf semiconductor device and manufacturing method thereof
JP7095632B2 (ja) * 2019-03-11 2022-07-05 株式会社デンソー 半導体装置
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US11817379B2 (en) 2020-07-13 2023-11-14 Qualcomm Incorporated Substrate comprising an inductor and a capacitor located in an encapsulation layer
US11948871B2 (en) 2021-01-08 2024-04-02 Texas Instruments Incorporated Process for thin film capacitor integration
US11908838B2 (en) 2021-08-26 2024-02-20 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional device structure including embedded integrated passive device and methods of making the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043559A (en) 1996-09-09 2000-03-28 Intel Corporation Integrated circuit package which contains two in plane voltage busses and a wrap around conductive strip that connects a bond finger to one of the busses
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US7135366B2 (en) * 2003-12-17 2006-11-14 Rotella Francis M Method for fabricating a lateral metal-insulator-metal capacitor
US7022581B2 (en) * 2004-07-08 2006-04-04 Agere Systems Inc. Interdigitaded capacitors
US7230317B2 (en) 2004-09-08 2007-06-12 Intel Corporation Capacitor placement for integrated circuit packages
KR100592787B1 (ko) * 2004-11-09 2006-06-26 삼성전자주식회사 링 형태의 실리콘 디커플링 커패시터를 가지는 집적회로칩 패키지
US7768055B2 (en) * 2005-11-30 2010-08-03 International Business Machines Corporation Passive components in the back end of integrated circuits
US7485912B2 (en) * 2006-03-28 2009-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible metal-oxide-metal capacitor design
TWI302732B (en) * 2006-08-03 2008-11-01 Unimicron Technology Corp Embedded chip package process and circuit board with embedded chip
US8111521B2 (en) 2007-08-08 2012-02-07 Intel Corporation Package-based filtering and matching solutions
TWI338357B (en) * 2008-07-17 2011-03-01 Unimicron Technology Corp Chip package carrier and manufacturing method thereof
US7948064B2 (en) * 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
US7989270B2 (en) * 2009-03-13 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming three-dimensional vertically oriented integrated capacitors
US9607935B2 (en) * 2009-04-21 2017-03-28 Ati Technologies Ulc Semiconductor chip package with undermount passive devices
KR101685501B1 (ko) 2010-03-31 2016-12-12 삼성전자 주식회사 패키지 온 패키지

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