CN210006718U - 3d芯片封装结构 - Google Patents

Abstract

本实用新型提供一种3D芯片封装结构，3D芯片封装结构包括：重新布线层；第一电连接结构，位于重新布线层的第一表面；第一塑封层，位于重新布线层的第一表面；第二电连接结构，位于第一塑封层远离重新布线层的表面；第二塑封层，位于第一塑封层远离重新布线层的表面；芯片，倒装键合于重新布线层的第二表面；第三电连接结构，位于重新布线层的第二表面；第三塑封层，位于重新布线层的第二表面；第三塑封层在第一塑封层的表面的正投影位于第一塑封层的表面内；金属引线层，位于第三塑封层远离重新布线层的表面；焊球凸块，位于金属引线层远离第三塑封层的表面。本实用新型的3D芯片封装结构可以有效增加3D芯片封装结构中芯片的有效面积。

Description

3D芯片封装结构

技术领域

本实用新型涉及半导体封装技术领域，特别是涉及一种3D芯片封装结构。

背景技术

更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Package on Package，POP)等等。

然而，现有的上述封装方法及上述封装方法得到的封装结构均存在成本较高、集成度不够高、无法满足小型化发展趋势的需要的问题。此外，现有的上述封装方法及上述封装方法得到的封装结构中，由于塑封芯片的塑封层的尺寸较大，使得封装结构中芯片的有效面积较小。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种3D芯片封装结构，用于解决现有技术中的封装方法及封装结构存在成本较高、集成度不够高、无法满足小型化发展趋势的需要的问题，以及由于塑封芯片的塑封层的尺寸较大而导致的封装结构中芯片的有效面积较小的问题。

为实现上述目的及其他相关目的，本实用新型提供一种3D芯片封装结构，所述3D芯片封装结构包括：

重新布线层，包括相对的第一表面及第二表面；

第一电连接结构，位于所述重新布线层的第一表面，且与所述重新布线层电连接；

第一塑封层，位于所述重新布线层的第一表面，且将所述第一电连接结构塑封；

第二电连接结构，位于所述第一塑封层远离所述重新布线层的表面，且与所述第一电连接结构电连接；

第二塑封层，位于所述第一塑封层远离所述重新布线层的表面，且将所述第二电连接结构塑封；

芯片，倒装键合于所述重新布线层的第二表面，且与所述重新布线层电连接；

第三电连接结构，位于所述重新布线层的第二表面，且与所述重新布线层电连接；

第三塑封层，位于所述重新布线层的第二表面，且将所述第三电连接结构及所述芯片塑封；所述第三塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内；

金属引线层，位于所述第三塑封层远离所述重新布线层的表面，且与所述第三电连接结构电连接；

焊球凸块，位于所述金属引线层远离所述第三塑封层的表面。

可选地，所述重新布线层包括：

布线介电层；

金属叠层结构，位于所述布线介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。

可选地，所述第一电连接结构、所述第二电连接结构及所述第三电连接结构均包括焊线或导电柱。

可选地，所述3D芯片封装结构还包括：

第一层间介电层，位于所述第一塑封层与所述第二塑封层之间；

第一再布线金属层，位于所述第一层间介电层内，且与所述第一电连接结构及所述第二电连接结构电连接；

第二层间介电层，位于所述第二塑封层远离所述第一塑封层的表面；

第二再布线金属层，位于所述第二层间介电层内，且与所述第二电连接结构电连接。

可选地，所述第二塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内。

可选地，所述第三塑封层及所述第二塑封层在所述第一塑封层的同一表面的正投影相重合。

可选地，所述第三塑封层的厚度与所述第二塑封层的厚度相同，且所述第三塑封层的厚度及所述第二塑封层的厚度均小于所述第一塑封层的厚度。

为实现上述目的及其他相关目的，本实用新型还提供一种3D芯片封装结构的制备方法，所述3D芯片封装结构的制备方法包括如下步骤：

提供基底，于所述基底的一表面形成牺牲层；

于所述牺牲层远离所述基底的表面形成重新布线层；

于所述重新布线层远离所述牺牲层的表面形成第一电连接结构及第一塑封层；所述第一电连接结构位于所述第一塑封层内，所述第一电连接结构与所述重新布线层电连接；

于所述第一塑封层远离所述重新布线层的表面形成第二电连接结构及第二塑封层；所述第二电连接结构位于所述第二塑封层内，且与所述第一电连接结构电连接；

去除所述基底及所述牺牲层；

提供芯片，将所述芯片键合于所述重新布线层远离所述第一塑封层的表面，所述芯片与所述重新布线层电连接；

于所述重新布线层远离所述第一塑封层的表面形成第三电连接结构及第三塑封层；所述第三电连接结构位于所述第三塑封层内，且与所述重新布线层电连接；所述第三塑封层将所述芯片及所述第三电连接结构塑封；所述第三塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内；

于所述第三塑封层远离所述重新布线层的表面形成金属引线层，所述金属引线层与所述第三电连接结构电连接；

于所述金属引线层远离所述第三塑封层的表面形成焊球凸块，所述焊料凸块与所述金属引线层电连接。

可选地，于所述牺牲层的上表面形成所述重新布线层包括如下步骤：

于所述牺牲层远离所述基底的表面形成底层介电层；

于所述底层介电层远离所述牺牲层的表面形成塑封材料层；

于所述塑封材料层远离所述底层介质层的表面形成种子层；

对所述种子层及所述塑封材料层进行图形化处理；

于所述底层介电层远离所述基底的表面形成布线介电层及金属叠层结构，所述金属叠层结构位于所述布线介电层内，且与所述种子层电连接；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接；

去除所述基底及所述牺牲层之后且将所述芯片键合于所述重新布线层远离所述第一塑封层的表面之前还包括去除所述底层介电层及所述塑封材料层的步骤。

可选地，于所述第一塑封层远离所述重新布线层的表面形成所述第二电连接结构及所述第二塑封层之前，还包括于所述第一塑封层远离所述重新布线层的表面形成第一层间介电层及第一再布线金属层的步骤，所述第一再布线金属层位于所述第一层间介电层内，且与所述第一电连接结构电连接；所述第二塑封层形成于所述第一层间介电层远离所述第一塑封层的表面，所述第二电连接结构形成于所述第一再布线金属层的上表面；

去除所述基底及所述牺牲层之前，还包括于所述第二塑封层远离所述第一塑封层的表面形成第二层间介电层及第二再布线金属层的步骤，所述第二再布线金属层位于所述第二层间介电层内，且与所述第二电连接结构电连接。

可选地，所述第二塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内。

可选地，所述第三塑封层及所述第二塑封层在所述第一塑封层的同一表面的正投影相重合。

可选地，所述第三塑封层的厚度与所述第二塑封层的厚度相同，且所述第三塑封层的厚度及所述第二塑封层的厚度均小于所述第一塑封层的厚度。

如上所述，本实用新型的3D芯片封装结构，具有以下有益效果：

本实用新型的3D芯片封装结构中，芯片实现了3D封装，成本较低、封装集成度高，可以满足小型化发展趋势的需要；

本实用新型的3D芯片封装结构中，用于塑封芯片的第三塑封层在第一塑封层的表面的正投影位于第一塑封层的表面内，用于塑封芯片的第三塑封层的尺寸较小，可以有效增加3D芯片封装结构中芯片的有效面积。

附图说明

图1显示为本实用新型实施例一中提供的3D芯片封装结构的制备方法的流程图。

图2至图16显示为本实用新型实施例一中提供的3D芯片封装结构的制备方法中各步骤所得结构的截面结构示意图；其中，图16显示为本实用新型实施例二中提供的3D芯片封装结构的截面结构示意图。

元件标号说明

10 基底

11 牺牲层

12 重新布线层

121 底层介电层

122 塑封材料层

123 种子层

124 布线介电层

125 金属叠层结构

13 第一电连接结构

14 第一塑封层

15 第一层间介电层

16 第一再布线金属层

17 第二电连接结构

18 第二塑封层

19 第二层间介电层

20 第二再布线金属层

21 芯片

22 第三电连接结构

23 第三塑封层

24 金属引线层

25 焊球凸块

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

请参阅图1，本实用新型提供一种3D芯片封装结构的制备方法，所述3D芯片封装结构的制备方法包括如下步骤：

1)提供基底，于所述基底的一表面形成牺牲层；

2)于所述牺牲层远离所述基底的表面形成重新布线层；

3)于所述重新布线层远离所述牺牲层的表面形成第一电连接结构及第一塑封层；所述第一电连接结构位于所述第一塑封层内，所述第一电连接结构与所述重新布线层电连接；

4)于所述第一塑封层远离所述重新布线层的表面形成第二电连接结构及第二塑封层；所述第二电连接结构位于所述第二塑封层内，且与所述第一电连接结构电连接；

5)去除所述基底及所述牺牲层；

6)提供芯片，将所述芯片键合于所述重新布线层远离所述第一塑封层的表面，所述芯片与所述重新布线层电连接；

7)于所述重新布线层远离所述第一塑封层的表面形成第三电连接结构及第三塑封层；所述第三电连接结构位于所述第三塑封层内，且与所述重新布线层电连接；所述第三塑封层将所述芯片及所述第三电连接结构塑封；所述第三塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内；

8)于所述第三塑封层远离所述重新布线层的表面形成金属引线层，所述金属引线层与所述第三电连接结构电连接；

9)于所述金属引线层远离所述第三塑封层的表面形成焊球凸块，所述焊料凸块与所述金属引线层电连接。

在步骤1)中，请参阅图1中的S1步骤及图2，提供基底10，于所述基底10的一表面形成牺牲层11。

作为示例，所述基底10的材料可以为硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种材料或两种以上的复合材料，其形状可以为圆形、方形或其它任意所需形状。优选地，本实施例中，所述基底10的材料为硅。

作为示例，所述牺牲层11在后续工艺中作为重新布线层与所述基底10的分离层，其最好选用具有光洁表面的粘合材料制成，其必须与所述重新布线层具有一定的结合力，另外，其与所述基底10亦具有较强的结合力，一般来说，所述牺牲层11与所述基底10的结合力需大于与所述重新布线层的结合力。

作为示例，所述牺牲层11可以包括聚合物层或带状粘附层；具体的，所述牺牲层11的材料可以选自双面均具有粘性的胶带(譬如，芯片附着膜或非导电膜等等)或通过旋涂工艺制作的粘合胶等；优选地，本实施例中，所述牺牲层11优选为UV胶带，其在UV光(紫外光)照射后很容易被撕离；当然，在其他示例中，所述牺牲层11也可以选用物理气相沉积法或化学气相沉积法形成的其他材料层，如环氧树脂(Epoxy)、硅橡胶(silicone rubber)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等，在后续分离所述基底10时，可采用湿法腐蚀、化学机械研磨等方法去除所述牺牲层11。

作为示例，所述牺牲层11还可以通过自动贴片工艺形成。

在步骤2)中，请参阅图1中的S2步骤及图3至图5，于所述牺牲层11远离所述基底10的表面形成重新布线层12。

作为示例，步骤2)中，于所述牺牲层11远离所述基底10的表面形成所述重新布线层12可以包括如下步骤：

2-1)于所述牺牲层11远离所述基底10的表面形成底层介电层121，如图3所示；

2-2)于所述底层介电层121远离所述牺牲层121的表面形成塑封材料层122，如图3所示；

2-3)于所述塑封材料层122远离所述底层介质层121的表面形成种子层123，如图3所示；

2-4)对所述种子层123及所述塑封材料层122进行图形化处理，如图4所示；

2-5)于所述底层介电层121远离所述基底10的表面形成布线介电层124及金属叠层结构125，所述金属叠层结构125位于所述布线介电层124内，且所述金属叠层结构125与所述种子层123电连接，如图5所示；所述金属叠层结构125包括多层间隔排布的金属线层(未标示出)及金属插塞(未标示出)，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。

作为示例，所述底层介电层121的材料可以包括低k介电材料。具体的，所述第二介质层20的材料可以包括采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料；所述底层介电层121可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成。

作为示例，所述塑封材料层122的材料可以包括但不仅限于聚酰亚胺、硅胶或环氧树脂等等。

作为示例，可以采用但不仅限于溅射工艺形成所述种子层123；所述种子层123的材料可以包括Ti(钛)及Cu(铜)中的至少一种；具体的，所述种子层123可以为钛层，也可以为铜层，也可以为钛层和铜层的叠层结构，还可以为钛铜合金层。

作为示例，所述布线介电层124的材料可以包括低k介电材料。作为示例，所述布线介电层124可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述布线介电层124。

作为示例，所述金属线层可以包括单层金属层，也可以包括两层或多层金属层。作为示例，所述金属线层的材料及所述金属插塞的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。

在步骤3)中，请参阅图1中的S3步骤及图6至图8，于所述重新布线层12远离所述牺牲层11的表面形成第一电连接结构13及第一塑封层14；所述第一电连接结构13位于所述第一塑封层14内，所述第一电连接结构13与所述重新布线层12电连接。

作为示例，可以采用打线工艺或柱键合工艺于所述重新布线层12远离所述牺牲层11的表面形成所述第一电连接结构13；所述第一电连接结构13可以包括焊线或导电柱。

作为示例，所述第一电连接结构13的数量可以根据实际需要进行设定，图6至图8中仅以示意出四根所述第一电连接结构13作为示例，在实际示例中，所述第一电连接结构13的数量并不以此为限。

作为示例，可以采用但不仅限于模塑底部填充工艺、压印模塑工艺、传递模塑工艺、液体密封塑封工艺、真空层压工艺或旋涂工艺等于所述重新布线层12远离所述牺牲层11的表面形成所述第一塑封层14；优选地，本实施例中，采用模塑底部填充工艺于所述重新布线层12远离所述牺牲层11的表面形成所述第一塑封层14。采用模塑底部填充工艺形成所述第一塑封层14，所述第一塑封层14可以顺畅而迅速地填满所述第一电连接结构13之间的间隙，可以有效避免出现界面分层；且模塑底部填充工艺不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。

作为示例，所述第一塑封层14的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。

作为示例，初始形成的所述第一塑封层14远离所述牺牲层11的表面可以高于所述第一电连接结构13远离所述牺牲层11的表面，如图7所示，此时，在形成所述第一塑封层15之后，还需执行将所述第一塑封层15进行减薄的工艺，具体的，可以采用但不仅限于化学机械研磨工艺对所述第一塑封层15进行减薄，使得保留的所述第一塑封层15远离所述牺牲层11的表面与所述第一电连接结构13远离所述牺牲层11的表面相平齐，如图8所示。当然，在其他示例中，初始形成的所述第一塑封层15远离所述牺牲层11的表面即与所述第一电连接结构13远离所述牺牲层11的表面相平齐，如图8所示，此时，则可以节省对所述第一塑封层15进行减薄的工艺。

作为示例，如图9所示，步骤3)之后，还包括如下步骤：于所述第一塑封层15远离所述重新布线层12的表面形成第一层间介电层15及第一再布线金属层16，所述第一再布线金属层16位于所述第一层间介电层15内，且所述第一再布线金属层16与所述第一电连接结构13电连接。所述第一层间介电层15可以增强所述第一塑封层14与后续形成的第二塑封层18的结合力，同时，所述第一层间介电层15中的所述第一再布线金属层16可以实现再布线，可以根据需要调整后续形成的所述第二电连接结构17的位置及数量。

作为示例，所述第一层间介电层15的材料可以包括低k介电材料。作为示例，所述第一层间介电层15可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述第一层间介电层15。

作为示例，所述第一再布线金属层16的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。

在步骤4)中，请参阅图1中的S4步骤及图10至图11，于所述第一塑封层14远离所述重新布线层12的表面形成第二电连接结构17及第二塑封层18；所述第二电连接结构17位于所述第二塑封层18内，且所述第二电连接结构17与所述第一电连接结构13电连接。

需要说明的是，所述第一塑封层14远离所述重新布线层12的表面形成有所述第一层间介电层15及所述第一再布线金属层16时，所述第二塑封层18形成于所述第一层间介电层15远离所述第一塑封层14的表面，所述第二电连接结构17形成于所述第一再布线金属层16远离所述第一塑封层14的表面，所述第二电连接结构17经由所述第一再布线金属层16与所述第一电连接结构13电连接。

作为示例，可以采用打线工艺或柱键合工艺形成所述第二电连接结构17；所述第二电连接结构17可以包括焊线或导电柱。

作为示例，所述第二电连接结构17的数量可以根据实际需要进行设定，图10至图11中仅以示意出四根所述第二电连接结构17作为示例，在实际示例中，所述第二电连接结构17的数量并不以此为限。

作为示例，可以采用但不仅限于模塑底部填充工艺、压印模塑工艺、传递模塑工艺、液体密封塑封工艺、真空层压工艺或旋涂工艺等形成所述第二塑封层18；优选地，本实施例中，采用模塑底部填充工艺形成所述第二塑封层18。采用模塑底部填充工艺形成所述第二塑封层18，所述第二塑封层18可以顺畅而迅速地填满所述第二电连接结构17之间的间隙，可以有效避免出现界面分层；且模塑底部填充工艺不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。

作为示例，所述第二塑封层18的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。

作为示例，如图12所示，步骤4)之后还包括如下步骤：于所述第二塑封层18远离所述第一塑封层14的表面形成第二层间介电层19及第二再布线金属层20，所述第二再布线金属层20位于所述第二层间介电层19内，且所述第二再布线金属层20与所述第二电连接结构17电连接。

作为示例，所述第二层间介电层19的材料可以包括低k介电材料。作为示例，所述第二层间介电层19可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述第二层间介电层19。

作为示例，所述第二再布线金属层20的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。

在步骤5)中，请参阅图1中的S5步骤及图13，去除所述基底10及所述牺牲层11。

作为示例，可以采用研磨工艺、减薄工艺或撕除工艺去除所述牺牲层11及所述基底10；优选地，本实施例中，采用撕除所述牺牲层11的方式去除所述基底10。

作为示例，步骤5)之后，还包括去除所述底层介电层121及所述塑封材料层122的步骤，以裸露出所述种子层123。

在步骤6)中，请参阅图1中的S6步骤及图14，提供芯片21，将所述芯片21键合于所述重新布线层12远离所述第一塑封层14的表面，所述芯片21与所述重新布线层12电连接。

作为示例，所述芯片21可以为任意一种功能芯片，所述芯片21内可以形成有器件结构(未示出)，所述芯片21的正面可以形成有连接焊垫(未示出)，所述连接焊垫与所述器件结构电连接。

作为示例，可以采用现有的任意一种键合工艺将所述芯片21倒装键合于所述重新布线层远离所述第一塑封层14的表面表面；所述芯片21的所述连接焊垫与所述重新布线层12中的所述金属叠层结构125电连接。

在步骤7)中，请参阅图1中的S7步骤及图14，于所述重新布线层12远离所述第一塑封层14的表面形成第三电连接结构22及第三塑封层23；所述第三电连接结构22位于所述第三塑封层23内，且所述第三电连接结构22与所述重新布线层12电连接；所述第三塑封层23将所述芯片21及所述第三电连接结构22塑封；所述第三塑封层23在所述第一塑封层14的表面的正投影位于所述第一塑封层14的表面内。

作为示例，所述第三塑封层23在所述第一塑封层14的表面的正投影位于所述第一塑封层14的表面内即为所述第三塑封层23在所述第一塑封层14的表面的正投影的边缘均位于所述第一塑封层14的上表面内，且与所述第一塑封层14的表面(譬如，与所述重新布线层12相接触的表面)的边缘具有间距；亦即，所述第三塑封层23的横截面(即平行于所述基底10的上表面的截面)在各个方向的尺寸均小于所述第一塑封层14的表面在对应方向的尺寸；亦即，所述第三塑封层23在所述第一塑封层14的上表面的正投影的面积小于所述第一塑封层14的表面的面积。用于塑封所述芯片21的所述第三塑封层23在所述第一塑封层14的表面的正投影位于所述第一塑封层14的表面内，用于塑封所述芯片21的所述第三塑封层23的尺寸较小，可以有效3D芯片封装结构中所述芯片21的有效面积；即在所述3D芯片封装结构的面积一定的前提下，可以增加所述3D芯片封装结构中的所述芯片21的数量。

作为示例，所述第三塑封层23及所述第二塑封层18在所述第一塑封层14的同一表面的正投影可以相重合，即所述第三塑封层23的横截面与所述第二塑封层18的横截面在相同的方向上具有相同的尺寸。

作为示例，所述第三塑封层23的厚度与所述第二塑封层18的厚度相同，且所述第三塑封层23的厚度及所述第二塑封层18的厚度均小于所述第一塑封层14的厚度。当然，在其他示例中，所述第三塑封层23的厚度、所述第二塑封层18的厚度及所述第一塑封层14的厚度也可以均相同。

作为示例，可以采用打线工艺或柱键合工艺形成所述第三电连接结构22；所述第三电连接结构22可以包括焊线或导电柱。

作为示例，所述第三电连接结构22的数量可以根据实际需要进行设定，图13至图14中仅以示意出四根所述第三电连接结构22作为示例，在实际示例中，所述第三电连接结构22的数量并不以此为限。

作为示例，可以采用但不仅限于模塑底部填充工艺、压印模塑工艺、传递模塑工艺、液体密封塑封工艺、真空层压工艺或旋涂工艺等形成所述第三塑封层23；优选地，本实施例中，采用模塑底部填充工艺形成所述第三塑封层23。采用模塑底部填充工艺形成所述第三塑封层23，所述第三塑封层23可以顺畅而迅速地填满所述第三电连接结构22之间的间隙，可以有效避免出现界面分层；且模塑底部填充工艺不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。

作为示例，所述第三塑封层23的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。

在步骤8)中，请参阅图1中的S8步骤及图15，于所述第三塑封层23远离所述重新布线层12的表面形成金属引线层24，所述金属引线层24与所述第三电连接结构22电连接。

作为示例，所述金属引线层24的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。

在步骤9)中，请参阅图1中的S9步骤及图16，于所述金属引线层24远离所述第三塑封层23的表面形成焊球凸块25，所述焊料凸块25与所述金属引线层24电连接。

作为示例，所述焊球凸块25的材料可以包括铜及锡中的至少一种。形成所述焊球凸块25的工艺为本领域技术人员所知晓，此处不再累述。

实施例二

请结合图2至图15继续参阅图16，本实用新型还提供一种3D芯片封装结构，所述3D芯片封装结构包括：重新布线层12，所述重新布线层12包括相对的第一表面及第二表面；第一电连接结构13，所述第一电连接结构13位于所述重新布线层12的第一表面，且所述第一电连接结构13与所述重新布线层12电连接；第一塑封层14，所述第一塑封层14位于所述重新布线层12的第一表面，且所述第一塑封层14将所述第一电连接结构13塑封；第二电连接结构17，所述第二电连接结构17位于所述第一塑封层14远离所述重新布线层12的表面，且所述第二电连接结构17与所述第一电连接结构13电连接；第二塑封层18，所述第二塑封层18位于所述第一塑封层14远离所述重新布线层12的表面，且所述第二塑封层18将所述第二电连接结构17塑封；芯片21，所述芯片21倒装键合于所述重新布线层12的第二表面，且所述芯片21与所述重新布线层12电连接；第三电连接结构22，所述第三电连接结构22位于所述重新布线层12的第二表面，且所述第三电连接结构22与所述重新布线层12电连接；第三塑封层23，所述第三塑封层23位于所述重新布线层12的第二表面，且所述第三塑封层23将所述第三电连接结构22及所述芯片21塑封；所述第三塑封层23在所述第一塑封层14的表面的正投影位于所述第一塑封层14的表面内；金属引线层24，所述金属引线层24位于所述第三塑封层23远离所述重新布线层12的表面，且所述金属引线24与所述第三电连接结构22电连接；焊球凸块25，所述焊球凸块25位于所述金属引线层24远离所述第三塑封层23的表面。

作为示例，所述重新布线层12可以包括：布线介电层124；金属叠层结构123，所述金属叠层结构123位于所述布线介电层124内，所述金属叠层结构123包括多层间隔排布的金属线层(未标示出)及金属插塞(未标示出)，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。

作为示例，所述重新布线层12还可以包括种子层123，所述种子层123位于所述布线介电层124内，且位于所述金属叠层结构123远离所述第一塑封层14的表面。

作为示例，可以采用但不仅限于溅射工艺形成所述种子层123；所述种子层123的材料可以包括Ti(钛)及Cu(铜)中的至少一种；具体的，所述种子层123可以为钛层，也可以为铜层，也可以为钛层和铜层的叠层结构，还可以为钛铜合金层。

作为示例，所述布线介电层124的材料可以包括低k介电材料。作为示例，所述布线介电层124可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述布线介电层124。

作为示例，所述金属线层可以包括单层金属层，也可以包括两层或多层金属层。作为示例，所述金属线层的材料及所述金属插塞的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。

作为示例，所述第一电连接结构13可以包括焊线或导电柱。

作为示例，所述第一电连接结构13的数量可以根据实际需要进行设定，图16中仅以示意出四根所述第一电连接结构13作为示例，在实际示例中，所述第一电连接结构13的数量并不以此为限。

作为示例，所述第一塑封层14的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。

作为示例，所述第二电连接结构17可以包括焊线或导电柱。

作为示例，所述第二电连接结构17的数量可以根据实际需要进行设定，图16中仅以示意出四根所述第二电连接结构17作为示例，在实际示例中，所述第二电连接结构17的数量并不以此为限。

作为示例，所述第二塑封层18的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。

作为示例，所述芯片21可以为任意一种功能芯片，所述芯片21内可以形成有器件结构(未示出)，所述芯片21的正面可以形成有连接焊垫(未示出)，所述连接焊垫与所述器件结构电连接。

作为示例，可以采用现有的任意一种键合工艺将所述芯片21倒装键合于所述重新布线层远离所述第一塑封层14的表面表面；所述芯片21的所述连接焊垫与所述重新布线层12中的所述金属叠层结构125电连接。

作为示例，所述第三塑封层23在所述第一塑封层14的表面的正投影位于所述第一塑封层14的表面内即为所述第三塑封层23在所述第一塑封层14的表面的正投影的边缘均位于所述第一塑封层14的上表面内，且与所述第一塑封层14的表面(譬如，与所述重新布线层12相接触的表面)的边缘具有间距；亦即，所述第三塑封层23的横截面(即平行于所述基底10的上表面的截面)在各个方向的尺寸均小于所述第一塑封层14的表面在对应方向的尺寸；亦即，所述第三塑封层23在所述第一塑封层14的上表面的正投影的面积小于所述第一塑封层14的表面的面积。用于塑封所述芯片21的所述第三塑封层23在所述第一塑封层14的表面的正投影位于所述第一塑封层14的表面内，用于塑封所述芯片21的所述第三塑封层23的尺寸较小，可以有效3D芯片封装结构中所述芯片21的有效面积；即在所述3D芯片封装结构的面积一定的前提下，可以增加所述3D芯片封装结构中的所述芯片21的数量。

作为示例，所述第三塑封层23及所述第二塑封层18在所述第一塑封层14的同一表面的正投影可以相重合，即所述第三塑封层23的横截面与所述第二塑封层18的横截面在相同的方向上具有相同的尺寸。

作为示例，所述第三塑封层23的厚度与所述第二塑封层18的厚度相同，且所述第三塑封层23的厚度及所述第二塑封层18的厚度均小于所述第一塑封层14的厚度。当然，在其他示例中，所述第三塑封层23的厚度、所述第二塑封层18的厚度及所述第一塑封层14的厚度也可以均相同。

作为示例，所述第三电连接结构22可以包括焊线或导电柱。

作为示例，所述第三电连接结构22的数量可以根据实际需要进行设定，图16中仅以示意出四根所述第三电连接结构22作为示例，在实际示例中，所述第三电连接结构22的数量并不以此为限。

作为示例，所述第三塑封层23的材料可以包括但不仅限于聚合物基材料、树脂基材料、聚酰亚胺、硅胶或环氧树脂等等。

作为示例，所述金属引线层24的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。

作为示例，所述焊球凸块25的材料可以包括铜及锡中的至少一种。形成所述焊球凸块25的工艺为本领域技术人员所知晓，此处不再累述。

作为示例，所述3D芯片封装结构还包括：第一层间介电层15，所述第一层间介电层15位于所述第一塑封层14与所述第二塑封层18之间；第一再布线金属层16，所述第二再布线金属层16位于所述第一层间介电层15内，且所述第二再布线金属层16与所述第一电连接结构13及所述第二电连接结构17电连接；第二层间介电层19，所述第二层间介电层19位于所述第二塑封层18远离所述第一塑封层14的表面；第二再布线金属层20，所述第二再布线金属层20位于所述第二层间介电层19内，且所述第二再布线金属层20与所述第二电连接结构17电连接。

作为示例，所述第一层间介电层15的材料可以包括低k介电材料。作为示例，所述第一层间介电层15可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述第一层间介电层15。

作为示例，所述第一再布线金属层16的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。

作为示例，所述第二层间介电层19的材料可以包括低k介电材料。作为示例，所述第二层间介电层19可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述第二层间介电层19。

作为示例，所述第二再布线金属层20的材料可以包括铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。

综上所述，本实用新型提供一种3D芯片封装结构，所述3D芯片封装结构包括：重新布线层，包括相对的第一表面及第二表面；第一电连接结构，位于所述重新布线层的第一表面，且与所述重新布线层电连接；第一塑封层，位于所述重新布线层的第一表面，且将所述第一电连接结构塑封；第二电连接结构，位于所述第一塑封层远离所述重新布线层的表面，且与所述第一电连接结构电连接；第二塑封层，位于所述第一塑封层远离所述重新布线层的表面，且将所述第二电连接结构塑封；芯片，倒装键合于所述重新布线层的第二表面，且与所述重新布线层电连接；第三电连接结构，位于所述重新布线层的第二表面，且与所述重新布线层电连接；第三塑封层，位于所述重新布线层的第二表面，且将所述第三电连接结构及所述芯片塑封；所述第三塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内；金属引线层，位于所述第三塑封层远离所述重新布线层的表面，且与所述第三电连接结构电连接；焊球凸块，位于所述金属引线层远离所述第三塑封层的表面。本实用新型的3D芯片封装结构中，芯片实现了3D封装，成本较低、封装集成度高，可以满足小型化发展趋势的需要；本实用新型的3D芯片封装结构中，用于塑封芯片的第三塑封层在第一塑封层的表面的正投影位于第一塑封层的表面内，用于塑封芯片的第三塑封层的尺寸较小，可以有效增加3D芯片封装结构中芯片的有效面积。

上述实施方式仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施方式进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (5)

1.一种3D芯片封装结构，其特征在于，所述3D芯片封装结构包括：

重新布线层，包括相对的第一表面及第二表面；

第一电连接结构，位于所述重新布线层的第一表面，且与所述重新布线层电连接；

第一塑封层，位于所述重新布线层的第一表面，且将所述第一电连接结构塑封；

第二电连接结构，位于所述第一塑封层远离所述重新布线层的表面，且与所述第一电连接结构电连接；

第二塑封层，位于所述第一塑封层远离所述重新布线层的表面，且将所述第二电连接结构塑封，所述第二塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内；

芯片，倒装键合于所述重新布线层的第二表面，且与所述重新布线层电连接；

第三电连接结构，位于所述重新布线层的第二表面，且与所述重新布线层电连接；

第三塑封层，位于所述重新布线层的第二表面，且将所述第三电连接结构及所述芯片塑封；所述第三塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内，所述第三塑封层在所述第一塑封层的表面的正投影的边缘均位于所述第一塑封层的上表面内，且与所述第一塑封层的表面的边缘具有间距；所述第三塑封层的横截面与所述第二塑封层的横截面在相同的方向上具有相同的尺寸；

金属引线层，位于所述第三塑封层远离所述重新布线层的表面，且与所述第三电连接结构电连接；

焊球凸块，位于所述金属引线层远离所述第三塑封层的表面。

2.根据权利要求1所述的3D芯片封装结构，其特征在于：所述重新布线层包括：

布线介电层；

金属叠层结构，位于所述布线介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。

3.根据权利要求1所述的3D芯片封装结构，其特征在于：所述第一电连接结构、所述第二电连接结构及所述第三电连接结构均包括焊线或导电柱。

4.根据权利要求1所述的3D芯片封装结构，其特征在于：所述3D芯片封装结构还包括：

第一层间介电层，位于所述第一塑封层与所述第二塑封层之间；

第一再布线金属层，位于所述第一层间介电层内，且与所述第一电连接结构及所述第二电连接结构电连接；

第二层间介电层，位于所述第二塑封层远离所述第一塑封层的表面；

第二再布线金属层，位于所述第二层间介电层内，且与所述第二电连接结构电连接。

5.根据权利要求1所述的3D芯片封装结构，其特征在于：所述第三塑封层的厚度与所述第二塑封层的厚度相同，且所述第三塑封层的厚度及所述第二塑封层的厚度均小于所述第一塑封层的厚度。

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