CN103532559A

CN103532559A - 循环时间数字转换器

Info

Publication number: CN103532559A
Application number: CN201310500095.9A
Authority: CN
Inventors: 徐江涛; 朱昆昆; 高静; 史再峰; 姚素英
Original assignee: Tianjin University
Current assignee: Tianjin Haixin Optoelectronic Technology Co ltd
Priority date: 2013-10-22
Filing date: 2013-10-22
Publication date: 2014-01-22
Anticipated expiration: 2033-10-22
Also published as: CN103532559B

Abstract

本发明涉及微电子学的模拟集成电路设计领域，为进一步增加传统TDC的输入范围，使TDC在较大输入范围下仍能保持线性特性以及降低设计匹配要求，提出一种循环时间数字转换器（Cyclic TDC）。为达到上述目的，本发明采用的技术方案是，循环时间数字转换器，输入的两个时间信号差值经过子TDC转换对应的数字码，子TDC转换得到的时间余量再由时间乘2放大器进行放大，放大后的时间余量再由多路选择器再次进入子TDC进行量化，此循环转换过程进行到需要的精度；转换完的数字码通过读出电路进行错位相加，得到的最后数字码由读出电路输出，从而完成时间信号到数字码的转换。本发明主要应用于模拟集成电路设计。

Description

循环时间数字转换器

技术领域

本发明涉及微电子学的模拟集成电路设计领域，特别涉及一种循环时间数字转换器（Cyclic TDC）。

技术背景

时间数字转换器（Time to digital convertor,TDC）广泛应用在很多应用中，例如数字/模拟锁相环中的相位和频率检测。在最近的研究中，TDC被应用在基于时间域的ADC中，来实现时间量到数字量得转换。现有的TDC类型包括计数器结构、延迟线结构、时间缩减结构和Vernier结构等。

上述技术至少存在以下缺点和不足：

传统提出的时间数字转换器的输入范围都只有几十到几百皮秒，因为只有在这个范围内才能保证TDC结构的线性转换输出。除此之外，延迟线的或时间缩减结构的TDC需要大量的延迟单元，这不仅会消耗过多的芯片面积，而且对于延迟单元间的匹配有较高要求，器件间的不匹配会导致转换特性的恶化。

发明内容

为克服现有技术的不足，本发明旨在进一步增加传统TDC的输入范围，使TDC在较大输入范围下仍能保持线性特性以及降低设计匹配要求，提出一种循环时间数字转换器（Cyclic TDC）。为达到上述目的，本发明采用的技术方案是，循环时间数字转换器，输入的两个时间信号差值经过子TDC转换对应的数字码，子TDC转换得到的时间余量再由时间乘2放大器进行放大，放大后的时间余量再由多路选择器再次进入子TDC进行量化，此循环转换过程进行到需要的精度；转换完的数字码通过读出电路进行错位相加，得到的最后数字码由读出电路输出，从而完成时间信号到数字码的转换。

时间乘2放大器的电路结构：两个时间信号分别输入到两个D触发器的clk输入端，D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连；二输入与非门的输出端连接两个D触发器的复位端RN；二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN；电流源I_a的流入端与多路选择器的1端相连，电流源I_a流出端和高电平VDD相连；电流源I_b的流出端与多路选择器的0端相连，电流源I_b流入端和低电平VSS相连；多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM；电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。

读出电路结构为：RSD_clk连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD；D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg_clk信号；Reg_clk信号经反相器后形成rst复位信号；Reg_clk信号还作为REG寄存器的触发信号；RSD_Rst和rst进行与运算后作为D触发器链和半加器链的复位信号；C0C1分别连接在半加器链的第一个和第二个单元的输入端；D0-D7连接REG寄存器的输入端。

子TDC的构成为：多路选择器、D触发器、延时单元、相位检测器、子DTC即数字到时间转换器、与门；TDC转换结束信号、TDC全局复位信号分别连接第一个与门的输入端，第一个与门的输出端接第一个D触发器的使能端，第一TDC复位信号连第一个D触发器的clk端，第一个D触发器的Q端连接多路选择器控制端，多路选择器输出端连接第二个D触发器的clk端，第一TDC复位信号连第二个D触发器的使能端，第二个D触发器的Q端经串接的两个延时单元连接到子DTC的T1+D端，第二个D触发器的Q段连接到子DTC的T₁端，第一相位检测器Q端连接子DTC的CH端，第一相位检测器clk端连接在串接的两个延时单元中间，第一相位检测器D端连接子DTC的T₂端；第二个与门、第二TDC复位信号、第三个D触发器、第四个D触发器、第二TDC复位信号、串接的另外两个延时单元、第二相位检测器组成与第一个与门、第一TDC复位信号、第一个D触发器、第二个D触发器、第一TDC复位信号、串接的两个延时单元、第一相位检测器相对称的结构。

本发明具备下列技术效果：

本发明实施例提供了一种循环时间数字转换器(Cyclic TDC)电路，与传统TDC电路相比，采用了电容-比较器TDA的Cyclic TDC具有较大的输入范围,由于转换级的循环使用，能获得良好的线性度以及对设计要求低的特点，并且进一步降低了对器件间匹配度的要求。上述电路和具体的实现方法，实现了对输入时间信号的数字转换，满足了实际应用中的需要,可以作为时域ADC中TDC电路很好的替换选择。

附图说明

图1是本发明提供的循环时间数字转换器电路原理示意图；

图2是本发明提供的循环时间数字转换器电路时序图；

图3是DTC电路示意图；

图4是本发明提供的时间乘2放大器电路原理示意图；

图5是本发明提供的时间乘2放大器电路时序图；

图6是本发明提供的读出电路原理示意图；

图7是循环时间数字转换器原理框图。

附图中，各标号所代表的部件列表如下：

VDD:高电平； VSS:低电平； VCM:参考电压；

T_in1:输入时间信号1； T_in2:输入时间信号2； T_out1:输出时间信号1；

T_out2:输出时间信号2； Reset1:TDC复位信号1； Reset2:TDC复位信号2；

S：多路选择器控制端； I_a:电流源a； I_b:电流源b；

Rst:电容复位开关； PD:相位检测器； Reg:寄存器；

MUX:多路选择器； DTC:数字时间转换器； RSD_TOP：读出电路；

T_ref：延时单元； Time Amp2X:时间乘2放大器；

C0C1:1.5bit转换码值； Read:转换读出信号； Output<7:0>:码值输出端；

Finish_Rst:TDC转换结束信号； TDC_Rst:TDC全局复位信号；

RSD_clk:读出电路时钟信号； RSD_Rst:读出电路复位信号；

Reg_clk:寄存器时钟信号； rst:单次转换完成复位信号。

具体实施方式

为了增加传统TDC的输入范围，在较大输入范围内保持线性并且降低设计要求。本发明提供了一种循环时间数字转换器电路，详见下文描述：

参见图1，循环时间数字转换器实现电路框图包括：多路选择器、D触发器、延时单元、相位检测器、子DTC（数字到时间转换器）、读出电路、时间放大器、非门、与门等。

Cyclic TDC采用对称结构，对称结构可以获得类似于Cyclic ADC的算法并消除匹配误差以获得良好的线性度。多路选择器选择初始时间信号和余差信号。PD相位检测器比较In1和In1经过延时单元后的相位差。比较的结果作为DTC输入进行进一步转换。

DTC的原理电路图参见图3。T_in1（T_in2）与T_in1+0.5T_R（T_in2+0.5T_R）分别和多路选择器的输入端相连。CH（CL）控制多路选择器的选择端。CH和CL经过非门、与门运算后输出转换码值C0、C1。多路选择器的输出端经过延时单元与逻辑单元后产生复位信号Reset1（Reset2）。多路选择器的输出端作于时间余量输出端与时间乘2放大器的输入端相连。

时间乘2放大器的电路结构参见图4，两个时间信号分别输入到两个D触发器的clk输入端。D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连。二输入与非门的输出端连接两个D触发器的复位端RN。二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN。电流源I_a的流入端与多路选择器的1端相连，电流源I_a流出端和高电平VDD相连。电流源I_b的流出端与多路选择器的0端相连，电流源I_b流入端和低电平VSS相连。多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM。电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。

读出电路原理图参见图6。RSD_clk连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD。D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg_clk信号。Reg_clk信号经反相器后形成rst复位信号。Reg_clk信号还作为REG寄存器的触发信号。RSD_Rst和rst进行与运算后作为D触发器链和半加器链的复位信号。C0C1分别连接在半加器链的第一个和第二个单元的输入端。D0-D7连接REG寄存器的输入端。

循环时间数字转化器电路的转换原理类似于Cyclic ADC。转换的原理框图参见图7，输入的两个时间信号差值经过子TDC转换对应的数字码，时间余量再由时间乘2放大器进行放大。放大后的时间余量再由多路选择器再次进入子TDC进行量化，此循环转换过程进行到需要的精度。转换完的数字码通过读出电路进行错位相加。得到的最后数字码由读出电路输出，从而完成时间信号到数字码的转换。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

图1显示了cyclic TDC的电路原理图。图2显示了cyclic TDC的时序图。当多路选择器MUX被电路复位信号TDC_Rst复位之后，Tin1和Tin2将分别初始化In1和In2。Tref是延时单元，将决定cyclic TDC的量化范围。由传输特性可知，Tref为0.25TR。整个cyclic TDC的转换范围为±TR。相位检测器PD将会检测信号变化的差值。PD检测In1+Tref和In2(或者In2+Tref和In1)的上升沿并决定DTC的输出。DTC电路参见图3，当CH和CL都是高电平时，T1和T2通过多路选择器，其差值ΔT=T1-T2会进入时间差值放大器（Time Difference Amplifier,TDA）进行乘2放大；当CH和CL不相同时，多路选择器会选择输出ΔT+0.5TR（或ΔT-0.5TR），TDA对其值进行放大得到2ΔT+TR（或2ΔT-TR）。DTC在完成时间差量的选择后产生复位信号Rst1和Rst2。

DTC完成时间余量的输出。TDA对时间余量放大后将新的时间差返回多路选择器MUX的输入端，进行新一轮的时间量化。转换过程一直持续到Finish_Rst信号产生。所有的时序信号都是由初始的Tin1和Tin2时间量产生。

图4显示了提出的时间乘二放大器结构。图5显示的是其对应的时序图。为简化分析，忽略各级门延迟。如图五所示，在t₀时刻，复位开关S_Rst断开，完成采样电容C的复位，电容电压为V_CM。在t₁时刻，S为高电平，多路选择器将电流源I_a和电容C相连，电容C开始以电流固定I_a开始充电，充电过程持续到t₂时刻，S变为低电平，此时得到电容C上的电压V_s，由此得到：

Δ T_{1} = t_{2} - t_{1} = \frac{C}{I_{a}} (V_{S} - V_{CM})

S变为低电平后，多路选择器将电流源I_b和电容C相连，电容开始以电流固定I_b开始放电，当电容C上的电压小于V_CM时，比较器状态发生翻转，从而输出比较信号T_out2，S经过D触发器后输出比较信号T_out1。假设比较器状态发生翻转为时刻t₃，即电容电压从t₂时刻的V_s开始下降到t₃时刻的V_CM，由此得到：

Δ T_{2} = (t_{3} {- t}_{2}) = \frac{C}{- I_{b}} (V_{CM} - V_{S}) = \frac{C}{I_{b}} (V_{S} - V_{CM})

所以得到输出的信号时间差：

ΔT = T_{out 1} - T_{out 2} = C (V_{S} - V_{CM}) (\frac{1}{I_{a}} + \frac{1}{I_{b}})

得到时间增益：

G = \frac{ΔT}{Δ T_{1}} = \frac{T_{out 1} - T_{out 2}}{t_{2} - t_{1}} = 1 + \frac{I_{a}}{I_{b}}

输出时间增益由电流源的比值I_a/I_b控制，输出的时间差ΔT为输入时间差ΔT₁的G倍。假设电流I_a、I_b相等，则:

ΔT＝GΔT₁＝2ΔT₁

此时的时间放大器为乘2时间放大器。

图6显示的是读出电路的原理示意图。每次转换的C0和C1将被按错位相加进行操作和存储。错位相加的机理和循环ADC的类似。Read信号由DTC产生，并作为读出电路的时钟信号。当转换达到所需要的精度时，rst复位信号将会产生并复位整个读出电路。

下面以一种循环TDC为例，分析其工作原理，详见下文描述：

假设采用如下参数VDD为1.8V，VSS为0V，Tref为5ns,则输入时间范围为±20ns。当输入时间差Ti<-Tref时，TDC输出00码字，当输入电压-Tref<Ti<Tref时，TDC输出01码字,当输入电压Ti>Tref时，TDC输出10码字。初始输入Ti为3ns，根据级电路输入输出关系有：

第一步：输出转换结果M1L1，其值为01，输出余差时间To1=2*3=6ns；

第二步：输出转换结果M2L2，其值为10，输出余差时间To2=2*6-20=-8ns；

第三步：输出转换结果M3L3，其值为00，输出余差时间To3=2*（-8）+20=4ns；

第四步：输出转换结果M4L4，其值为01，输出余差时间To4=2*4=8ns；

第五步：输出转换结果M5L5，其值为10，输出余差时间To5=2*8-20=-4ns；

第六步：输出转换结果M6L6，其值为01，输出余差时间To6=2*（-4）=-8ns；

第七步：输出转换结果M7L7，其值为00，输出余差时间To7=2*（-8）+20=4ns。

最后，通过一种错位相加的方法将各步转换结果转换为标准的二进制转换输出，得到的码值为10010010。

Claims

1.一种循环时间数字转换器，其特征是，输入的两个时间信号差值经过子TDC转换对应的数字码，子TDC转换得到的时间余量再由时间乘2放大器进行放大，放大后的时间余量再由多路选择器再次进入子TDC进行量化，此循环转换过程进行到需要的精度；转换完的数字码通过读出电路进行错位相加，得到的最后数字码。

2.如权利要求1所述的循环时间数字转换器，其特征是，时间乘2放大器的电路结构：两个时间信号分别输入到两个D触发器的clk输入端，D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连；二输入与非门的输出端连接两个D触发器的复位端RN；二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN；电流源I_a的流入端与多路选择器的1端相连，电流源I_a流出端和高电平VDD相连；电流源I_b的流出端与多路选择器的0端相连，电流源I_b流入端和低电平VSS相连；多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM；电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。

3.如权利要求1所述的循环时间数字转换器，其特征是，读出电路结构为：RSD_clk连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD；D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg_clk信号；Reg_clk信号经反相器后形成rst复位信号；Reg_clk信号还作为REG寄存器的触发信号；RSD_Rst和rst进行与运算后作为D触发器链和半加器链的复位信号；C0C1分别连接在半加器链的第一个和第二个单元的输入端；D0-D7连接REG寄存器的输入端。

4.如权利要求1所述的循环时间数字转换器，其特征是，子TDC的构成为：多路选择器、D触发器、延时单元、相位检测器、子DTC即数字到时间转换器、与门；TDC转换结束信号、TDC全局复位信号分别连接第一个与门的输入端，第一个与门的输出端接第一个D触发器的使能端，第一TDC复位信号连第一个D触发器的clk端，第一个D触发器的Q端连接多路选择器控制端，多路选择器输出端连接第二个D触发器的clk端，第一TDC复位信号连第二个D触发器的使能端，第二个D触发器的Q端经串接的两个延时单元连接到子DTC的T1+D端，第二个D触发器的Q段连接到子DTC的T1端，第一相位检测器Q端连接子DTC的CH端，第一相位检测器clk端连接在串接的两个延时单元中间，第一相位检测器D端连接子DTC的T₂端；第二个与门、第二TDC复位信号、第三个D触发器、第四个D触发器、第二TDC复位信号、串接的另外两个延时单元、第二相位检测器组成与第一个与门、第一TDC复位信号、第一个D触发器、第二个D触发器、第一TDC复位信号、串接的两个延时单元、第一相位检测器相对称的结构。