CN103531473A - 氧化硅及氮化硅双层复合侧墙的刻蚀方法 - Google Patents
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- 238000005530 etching Methods 0.000 title claims abstract description 88
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title claims abstract description 64
- 229910052581 Si3N4 Inorganic materials 0.000 title claims abstract description 58
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 title claims abstract description 58
- 238000000034 method Methods 0.000 title claims abstract description 30
- 229910052814 silicon oxide Inorganic materials 0.000 title claims abstract description 8
- 239000002131 composite material Substances 0.000 title claims abstract description 7
- 238000002347 injection Methods 0.000 claims abstract description 8
- 239000007924 injection Substances 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 125000001475 halogen functional group Chemical group 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 28
- 239000007789 gas Substances 0.000 claims description 22
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 12
- 150000001875 compounds Chemical class 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 238000001035 drying Methods 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 238000010790 dilution Methods 0.000 claims description 3
- 239000012895 dilution Substances 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910003978 SiClx Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 150000003254 radicals Chemical class 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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Abstract
一种氧化硅及氮化硅双层复合侧墙的刻蚀方法，首先在形成偏移隔离侧墙的半导体器件上，在轻掺杂漏注入及Halo工艺之后，先后沉积上氧化硅、氮化硅薄膜；然后是主刻蚀步骤：将氮化硅薄膜刻蚀到一个特定厚度；接着是过刻蚀步骤，再刻蚀余下的氮化硅薄膜并停止在下面的氧化硅薄膜上，同时将整个晶片表面余下的氮化硅刻蚀干净，从而形成氧化硅、氮化硅复合双层侧墙；其中主刻蚀步骤完成后直接转换到过刻蚀步骤。主刻蚀步骤可使ON侧墙形貌不至于太过于倾斜，从而控制侧墙底部的有效宽度，进而控制器件的栅极宽度。而过刻蚀步骤采用对氧化硅有高选择性的菜单，能使得晶片上残余的氮化硅刻蚀干净，避免对衬底造成损伤。
Description
技术领域
本发明属于半导体集成电路制造领域，更具体地说，涉及一种氧化硅及氮化硅双层复合侧墙的刻蚀方法。
背景技术
在超大规模集成电路制造中，在轻掺杂漏(LDD)注入工艺之前需要制作介质侧墙(spacer)，防止更大剂量的源漏注入过于接近沟道而导致源漏穿通，从而造成器件失效及良率降低。
当前应用于主流65nm甚至45nm侧墙制作工艺为：首先在多晶硅栅极上沉积或热生长一层二氧化硅薄膜衬层(Liner)，如采用RTO生长30A左右的二氧化硅，作为随后的刻蚀阻挡层；再沉积一层良好共形性的氮化硅薄膜，包围在多晶硅栅极周围。然后，采用等离子体刻蚀去掉衬底上及栅极上的氮化硅薄膜，停止在下面的氧化层上，形成第一道偏移隔离侧墙(offset spacer)。在轻掺杂漏(LDD)注入及Halo注入(袋状注入)工艺之后，分别沉积二氧化硅及氮化硅薄膜，前者作为后者的刻蚀阻挡层，从而形成第二道侧墙——即氧化硅、氮化硅双层复合侧墙(以下简称“ON侧墙”)。
源漏注入的横向宽度由第二道ON侧墙的底部宽度定义。随着器件尺寸越来越小，侧墙刻蚀工艺必须能够很好地控制底部侧墙的有效宽度，否则源漏区LDD注入的剂量及横向扩散便需要进行调整；同时，要求对空旷区的氮化硅薄膜刻蚀干净，并要求对衬底造成较小损伤。
另外，随着器件尺寸进入32nm后加工时代，主流工艺普遍采用高K金属栅后栅工艺，为了后续调整功函数的金属及栅极顶上对外接触区金属的填充，栅电极的高度亦随着相应缩小，并且其缩小比例有大于摩尔定律设定的趋势，以有利于接下来的后栅电极填充工艺。特别地，侧墙介质厚度的微缩则变动不大，因此，其占栅极高度的比例逐渐上升，在32nm时代， 达到二分之一以上。基于此，在ON侧墙刻蚀结束后，很容易形成斜面的结构，如图1为传统方法形成的ON侧墙形貌截面图，其中两侧的ON侧墙是斜面的结构，对底部侧墙宽度的控制不利。综上，随着器件尺寸的逐步微缩，对于侧墙底部有效宽度的控制及氮化硅的完全去除有了更高要求。
发明内容
本发明的目的是克服现有技术的缺陷，提供一种可控制底部侧墙宽度的氧化硅及氮化硅双层复合侧墙的刻蚀方法。
实现本发明目的的技术方案是：
一种氧化硅及氮化硅双层复合侧墙的刻蚀方法，首先在形成偏移隔离侧墙的半导体晶片上，在轻掺杂漏注入及Halo工艺之后，先后沉积上氧化硅、氮化硅薄膜；其特征在于，该方法还包括如下步骤：主刻蚀步骤：将所述氮化硅薄膜刻蚀到一个特定厚度；过刻蚀步骤，再刻蚀余下的氮化硅薄膜并停止在下面的氧化硅薄膜上，同时将整个晶片表面余下的氮化硅刻蚀干净，从而形成氧化硅、氮化硅复合双层侧墙；其中所述主刻蚀步骤完成后直接转换到所述过刻蚀步骤。
优选地，所述主刻蚀步骤采用等离子体干法工艺刻蚀掉所述氮化硅薄膜厚度的2/3～4/5。
其中过刻蚀步骤采用高选择比菜单，刻蚀余下的氮化硅薄膜。所述氮化硅对氧化硅的高选择比大于或等于10∶1。
其中主刻蚀步骤和过刻蚀步骤对氮化硅的刻蚀分别采用碳氟基气体、以及氧气。优选地，所述主刻蚀步骤的碳氟基气体为单独采用CF4、或单独采用CHF3、或者CF4与CHF3的组合；所述过刻蚀步骤的碳氟基气体为CF4与CH2F2的组合、或CF4与CH3F的组合、或者单独采用CH3F。所述主刻蚀步骤和过刻蚀步骤对氮化硅的刻蚀在通入碳氟基气体、以及氧气的同时还分别通入可形成稳定等离子体的稀释性气体氩气。
优选地，所述主刻蚀步骤和过刻蚀步骤采用LAM Exelan Hpt机台，参数包括压力、高频、低频、以及CF4、CHF3、CH3F、O2、和Ar的流量，分别是：
其中所述的氧化硅、氮化硅薄膜采用PECVD、或LPCVD方式制备。
本发明将ON侧墙分为两步刻蚀，并且主刻蚀并非接触到氧化硅才触发停止，而是提前结束；然后，马上转移到余下氮化硅的过刻蚀。它的优点是，通过主刻蚀步骤控制整体的ON侧墙形貌，不至于倾斜。而过刻蚀步骤采用对氧化硅有高选择性的菜单，将整个晶片上剩余的较厚的残余氮化硅刻蚀干净，避免对衬底造成损伤，同时，实现对侧墙底部宽度的有效控制，从而控制器件的栅极宽度。
附图说明
图1为传统方法形成的ON侧墙形貌截面图。
图2～图6为本发明方法各步骤中形成的ON侧墙形貌截面图。
具体实施方式
以下结合附图并以具体实施方式为例，对本发明进行详细说明。但是，本领域技术人员应该知晓的是，本发明不限于所列出的具体实施方式，只要符合本发明的精神，都应该包括于本发明的保护范围内。
本发明氧化硅及氮化硅双层复合侧墙的刻蚀方法将ON侧墙的刻蚀分为主刻蚀、以及过刻蚀两个步骤。其中主刻蚀步骤并非接触到氧化硅才触发停止，而是在刻蚀掉氮化硅厚度的2/3～4/5时就停止，然后转换到过刻蚀步骤，这样便于控制ON侧墙形貌，不至于太倾斜；而过刻蚀步骤的主要 作用是刻蚀余下的氮化硅厚度且停止在下面的氧化硅上，同时去除整片上剩余的较厚的氮化硅厚度，从而形成良好形貌的ON复合双层侧墙。
下面结合附图和实施例对本发明作进一步详细说明。
如图2所示，在形成多晶硅栅100的半导体衬底上，首先在多晶硅栅极100上沉积或热生长一层二氧化硅薄膜衬层(图中未示出)，如采用RTO生长30A左右的二氧化硅，作为随后的刻蚀停止层；再沉积一层良好共形性的氮化硅薄膜110，包围在多晶硅栅极100的周围。然后采用等离子体刻蚀去掉衬底上及栅极上的氮化硅薄膜110，停止在下面的氧化层上，形成如图3所示的第一道侧墙的形貌。
在经过LDD及Halo工艺离子注入及其他相关工艺后，先后沉积上氧化硅、氮化硅复合薄膜120，以制备第二道ON侧墙，如图4所示。氧化硅、氮化硅薄膜120可以采用PECVD、LPCVD或者采用其他方式制备。
接下来是本发明的主刻蚀步骤：采用等离子体干法工艺刻蚀氮化硅薄膜120到一个特定厚度，如刻蚀掉氮化硅厚度的2/3～4/5，仅保留一小部分厚度，然后直接转换到过刻蚀，而非借助于自动侦测系统停止主刻蚀步骤。所谓“直接转换到过刻蚀”是指过刻蚀和主刻蚀采用同一菜单来实现，不需要变换机台也不需要出腔体。如图5所示是本发明的主刻蚀后的侧墙形貌，主刻蚀的结果直接决定包括栅极顶端氮化硅残余厚度及侧墙宽度在内的侧墙形貌，其主要目的是控制侧墙底部的有效宽度，从而控制栅极宽度。
本发明的主刻蚀步骤通过调整电极的功率、腔体的压力和反应气体的流量比例，增强各向异性刻蚀来得到期望的刻蚀形貌，具体需要优化碳氟基气体的自由基及离子比例，并且调节聚合物量来实现。本发明主刻蚀步骤的碳氟基气体可单独采用CF4、或单独采用CHF3、或者CF4与CHF3的组合，结合氧化性气体O2去除聚合物量，来控制刻蚀形貌。
最后是过刻蚀步骤：仍然采用等离子体干法工艺，在主刻蚀步骤刻蚀掉2/3～4/5氮化硅层厚度的基础上，采用高选择比菜单，刻蚀余下的氮化硅厚度，并停止在下面的氧化硅上，同时去除整个晶片上剩余较厚的残余氮化硅。其中氮化硅对氧化硅的高选择比的获得，主要依赖于反应气体的 流量及其比例的设定。
过刻蚀步骤的刻蚀气体仍然选择碳氟基气体和O2，其中碳氟基气体选自CF4、CH2F2、CH3F，具体方案可以是CF4与CH2F2的组合、或CF4与CH3F的组合、或者单独采用CH3F。在一个优选实施例中，本发明采用CF4与CH3F结合O2以获得大于或等于10∶1的高选择比，从而实现对氮化硅的完全去除并只对半导体衬底有较小的损伤。
如图6所示是本发明最后形成的侧墙形貌，图中可见衬底上无残余氮化硅，而且对比图1传统方法的侧墙形貌，本发明方法形成的ON复合双层侧墙的形貌非常理想。
另外，在上述主刻蚀步骤以及过刻蚀步骤的过程中均同时通入可形成稳定的等离子体的稀释性气体Ar。
本发明可以采用基于CCP或者ICP模式的刻蚀设备，也可以采用其他方式刻蚀得到。由于刻蚀设备制造厂商众多，其腔体设计亦有所不同，但基于的原理是一样的。在本发明一个具体实施例中，以LAM Exelan Hpt机台为基础，上述主刻蚀与过刻蚀的工艺参数见下表，表中刻蚀气体的参数依次为压力、高频、低频、CF4、CHF3、CH3F、O2、以及Ar的流量数据范围。
应该注意的是上述实施例是示例而非限制本发明，本领域技术人员将能够设计很多替代实施例而不脱离本发明的权利要求书的范围。
Claims (9)
1.一种氧化硅及氮化硅双层复合侧墙的刻蚀方法，首先在形成偏移隔离侧墙的半导体晶片上，在轻掺杂漏注入及Halo工艺之后，先后沉积上氧化硅、氮化硅薄膜；其特征在于，该方法还包括如下步骤：
主刻蚀步骤：将所述氮化硅薄膜刻蚀到一个特定厚度；
过刻蚀步骤，再刻蚀余下的氮化硅薄膜并停止在下面的氧化硅薄膜上，同时将整个晶片表面余下的氮化硅刻蚀干净，从而形成氧化硅、氮化硅复合双层侧墙；
其中所述主刻蚀步骤完成后直接转换到所述过刻蚀步骤。
2.如权利要求1所述的刻蚀方法，其特征在于，所述主刻蚀步骤采用等离子体干法工艺刻蚀掉所述氮化硅薄膜厚度的2/3～4/5。
3.如权利要求1所述的刻蚀方法，其特征在于，所述过刻蚀步骤采用高选择比菜单，刻蚀余下的氮化硅薄膜。
4.如权利要求3所述的刻蚀方法，其特征在于，其中所述氮化硅对氧化硅的高选择比大于或等于10∶1。
5.如权利要求1或4所述的刻蚀方法，其特征在于，所述主刻蚀步骤和过刻蚀步骤对氮化硅的刻蚀分别采用碳氟基气体、以及氧气。
6.如权利要求5所述的刻蚀方法，其特征在于，所述主刻蚀步骤的碳氟基气体为单独采用CF4、或单独采用CHF3、或者CF4与CHF3的组合；所述过刻蚀步骤的碳氟基气体为CF4与CH2F2的组合、或CF4与CH3F的组合、或者单独采用CH3F。
7.如权利要求5所述的刻蚀方法，其特征在于，所述主刻蚀步骤和过刻蚀步骤对氮化硅的刻蚀在通入碳氟基气体、以及氧气的同时还分别通入可形成稳定等离子体的稀释性气体氩气。
8.如权利要求6所述的刻蚀方法，其特征在于，所述主刻蚀步骤和过刻蚀步骤采用LAM Exelan Hpt机台，参数包括压力、高频、低频、以及CF4、CHF3、CH3F、O2、和Ar的流量，分别是：
9.如权利要求1所述的刻蚀方法，其特征在于，所述的氧化硅、氮化硅薄膜采用PECVD、或LPCVD方式制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210228815.6A CN103531473B (zh) | 2012-07-02 | 2012-07-02 | 氧化硅及氮化硅双层复合侧墙的刻蚀方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210228815.6A CN103531473B (zh) | 2012-07-02 | 2012-07-02 | 氧化硅及氮化硅双层复合侧墙的刻蚀方法 |
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| Publication Number | Publication Date |
|---|---|
| CN103531473A true CN103531473A (zh) | 2014-01-22 |
| CN103531473B CN103531473B (zh) | 2016-09-21 |
Family
ID=49933390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210228815.6A Active CN103531473B (zh) | 2012-07-02 | 2012-07-02 | 氧化硅及氮化硅双层复合侧墙的刻蚀方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103531473B (zh) |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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Effective date of registration: 20220425 Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd. Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd. |
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