CN103489926B - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件。具体地，本发明提供一种垂直二极管，包括衬底；n层和p层，设置在衬底的顶面上的n层和p层由GaN形成；形成在衬底的背面上的n电极；以及形成在p层的表面上的p电极。在器件的外周形成有台阶。形成有连续地覆盖台阶的侧表面和底表面的保护膜。在台阶的侧表面和底表面上经由保护膜形成有待连接至p电极的场板电极。当从PN结界面到台阶的底表面上的保护膜的表面的距离定义为h(μm)、保护膜的介电常数定义为εs、以及在台阶的侧表面上的PN结界面处的保护膜的厚度定义为d(μm)时，(εs·h)/d为4或更大并且εs/d为3或更大。

Description

半导体器件
技术领域
本发明涉及具有场板结构的垂直半导体器件，具体地，上述半导体器件的特征在于台阶的深度和在场板结构中的保护膜的厚度。
背景技术
半导体器件如二极管或FET根据其结构可以分为两种类型：垂直型和水平型，垂直型沿着垂直于主表面的方向建立电连续性，水平型沿着平行于主表面的方向建立电连续性。与水平型相比，垂直型具有更多的优点，如高击穿电压或提高的面积效率。在具有PN结结构的垂直型半导体器件中，PN结界面在台阶的侧表面上露出。当施加反向电压时，在上述PN结界面的末端集中有大的电场而导致半导体器件的击穿电压无法达到设计值的问题。因此，通过使用场板结构来降低PN结界面的末端的电场集中。在这样的情况下，场板结构包括保护膜和场板电极，保护膜覆盖台阶的侧表面和底表面，场板电极经由保护膜覆盖台阶的侧表面和底表面。
非专利文献1公开了一种由具有场板结构的第III族氮化物半导体形成的垂直PN二极管。
专利文献1公开了一种由具有场板结构的SiC形成的垂直MOSFET。在该专利申请中，没有具体考虑台阶的击穿电压和深度。
专利文献1：日本公开特许公报(kokai)第2012-19188号。
非专利文献1：Kazuki Nomoto等人，Phys.Status Solidi A208，No.7，1535-1537(2011)。
然而，在非专利文献1和专利文献1中没有深入考虑适合于高击穿电压的场板结构，例如保护膜的厚度或台阶的深度。只使用场板结构不足以实现所设计的高击穿电压性能。
发明内容
鉴于上述内容，本发明的一个目的是提高具有场板结构的垂直半导体器件的击穿电压性能。
在本发明的第一方面中，提供具有PN结结构、设置在器件外周处的台阶(由台面和台阶形成)、以及在台阶侧表面上露出的PN结界面的垂直半导体器件，其中，形成有连续地覆盖台阶的侧表面和底表面的介电保护膜，形成有经由保护膜连续地覆盖台阶的侧表面和底表面的场板电极，并且当从PN结界面到在台阶的底部处的保护膜的表面的距离定义为h(μm)，并且保护膜的介电常数定义为εs，在台阶的侧表面上的PN结界面处的保护膜的厚度定义为d(μm)时，(εs·h)/d为4或更大，并且εs/d为3(1/μm)或更大。
(εs·h)/d和εs/d是由发明人引入以评估器件的击穿电压的指数。这样使得能够准确地评估器件的击穿电压。当(εs·h)/d为4或更大并且εs/d为3(1/μm)或更大时，可以实现设计的高击穿电压性能。更优选地，(εs·h)/d为4或更大并且εs/d为4(1/μm)或更大。还优选地，(εs·h)/d为5或更大，并且εs/d为10(1/μm)或更大。(εs·h)/d和εs/d的上限可以在半导体器件可以执行其功能的范围内。此外，期望的距离h的范围是大于0μm且不小于1mm。以及，期望的厚度d的范围是0.005μm至1mm。更优选地，h为0.0025μm至100μm。以及，厚度d为0.01μm至100μm。
保护膜可以包括单个层或多个层。在单个层的情况下，可以使用SiNx、Al2O3、HfO2、ZrO2、AlN、HfON、ZrON及其它。在多个层的情况下，可以使用Al2O3/SiO2、SiO2/ZrO2、SiO2/Al2O3、SiO2/HfO2、SiO2/ZrON、SiN/SiO2、Al2O3/ZrO2、SiN/SiO2/ZrO2、SiO2/Al2O3/HfO2及其它。当使用高介电常数材料如HfO2作为保护膜时，可以减小保护膜的厚度。因此，可以减小台阶的深度，并且可以缩短形成台阶所用的时间。当保护膜包括多个层时，厚度d是这些层的总厚度，并且εs是有效介电常数。
优选地，保护膜在台阶的侧表面上的PN结界面处的厚度小于在台阶的底部处的厚度。在台阶的侧表面上的PN结界面处的保护膜的厚度越小，减小在台阶的侧表面上的PN结界面处的电场集中的效果就越好。
优选地，台阶的底部边缘被圆化。当边缘被圆化时，在边缘处的电场的集中减小，由此提高了击穿电压。类似地，优选台阶的顶部边缘被圆化。终端结构(台阶)是其中通过在器件末端的沟槽或台面(例如台阶或器件隔离沟槽)来暴露半导体层的侧表面和底表面的结构。因此，台阶包括在侧表面和底表面两者上具有两个台阶的沟槽。上述沟槽可以包括多个沟槽。
可以使用Al、Ni、Au、TiN或多晶硅作为场板电极。具体地，优选地使用与保护膜粘附性优越的材料。例如，对于SiO2而言使用Al。
在本发明中，PN结包括在p层和n层之间具有其它层结构的结构和其中p型导电p层与n型导电n层直接接触的结构。例如，在本发明中，具有由在p层和n层之间的本征半导体形成的i层的结构也称为PN结。此外，在p层和n层之间可以存在轻掺杂的n层或p层。在这些情况下，根据作为PN结界面的p层和其它层之间的界面来定义距离h。当多个PN结界面在台阶的侧表面上露出时，耗尽层从p层到n层延伸最多的界面定义为基准面。
本发明的半导体器件可以由任意半导体材料形成，例如，第III族氮化物半导体(如GaN、AlGaN以及InGaN)、第III-V族半导体(如GaAs或GaP)、第IV族半导体(如Si和SiC)，第II-VI族半导体(如ZnO)、以及有机半导体。
本发明可以应用于具有PN结和其中PN结界面在台面的侧表面上露出的任意结构的半导体器件，例如，PN二极管、PIN二极管、FET、双极型晶体管及其它。
本发明的第二方面涉及根据本发明的第一方面的垂直半导体器件的一个特定实施方案，其中，h/d为0.5或更大。
h/d是由发明人引入以评估器件的击穿电压的指数，由此来对提高击穿电压所需的距离h和保护膜的厚度d进行评估。当该指数h/d为0.5或更大时，可以实现设计的高击穿电压性能。更优选地，0.5≤h/d≤3，并且还优选地，1≤h/d≤2。
本发明的第三方面涉及根据本发明的第一方面或第二方面的垂直半导体器件的一个特定实施方案，其中在台阶底表面和台阶侧表面之间的角度是70°至90°。
本发明的第四方面涉及根据本发明的第一方面至第三方面的垂直半导体器件的一个特定实施方案，其中台阶的底部边缘被圆化。
本发明的第五方面涉及根据本发明的第一方面至第四方面的垂直半导体器件的一个特定实施方案，其中在台阶的侧表面上的PN结界面处的保护膜的厚度小于在台阶的底表面处的保护膜的厚度。
本发明的第六方面涉及根据本发明的第一方面至第五方面的垂直半导体器件的一个特定实施方案，其中半导体器件由第III族氮化物半导体形成。
本发明的第七方面涉及根据本发明的第一方面至第六方面的垂直半导体器件的一个特定实施方案，其中半导体器件是PN二极管。
本发明的第八方面涉及根据本发明的第一方面至第六方面的垂直半导体器件的一个特定实施方案，其中，半导体器件是垂直晶体管。
根据本发明，在台阶侧表面上露出的PN结界面附近，不能形成足够大的电场豫驰区，而且电场的集中减小，由此进一步提高击穿电压。
根据本发明的第二方面，可以适当地设置台阶的深度和保护膜的厚度，由此实现高击穿电压性能。
根据本发明的第三方面，可以进一步提高击穿电压。
根据本发明的第四方面，可以减小在台阶的底部边缘处的电场的集中，由此进一步提高击穿电压。
如在本发明的第五方面中那样，还可以通过改变在形成位置处的保护膜的厚度来提高器件的击穿电压。
附图说明
本发明的各种其它目的、特征以及许多附带的优点将容易理解，这是因为在结合附图进行考虑的情况下，参考下面的优选实施方案的详细描述，本发明的各种其它目的、特征以及许多附带的优点变得更好理解，附图中：
图1示出根据实施方案1的垂直半导体器件的构造；
图2是示出击穿电压和距离h之间的关系的图表；
图3是示出击穿电压和(εs·h)/d之间的关系的图表；
图4是台阶15的放大图；
图5是示出击穿电压和εs/d之间的关系的图表；
图6示出距离h和厚度d的定义；
图7示出根据实施方案2的垂直沟槽栅MOSFET的构造。
具体实施方式
下面将参考附图描述本发明的具体实施方案。然而，本发明不限于这些实施方案。
实施方案1
图1示出根据实施方案1的垂直二极管的构造。如图1所示，根据实施方案1的垂直二极管包括衬底10、设置在衬底10上的n层11以及设置在n层11上的p层12。在衬底10的与其上形成n层11的表面相反的表面上形成与衬底10接触的n电极13，并且在p层12的一部分上形成p电极14。根据实施方案1的垂直二极管具有包括保护膜16和场板电极17的场板结构。根据实施方案1的垂直二极管在平面图中是直径为200μm的圆形。在平面图中的形状不限于圆形，还可以是矩形。在矩形的情况下，优选地，各个角被圆化，由此提高击穿电压性能。
衬底10包括n-GaN。除了n-GaN以外，可以使用具有导电性并且用作第III族氮化物半导体的生长衬底的任意材料的衬底。例如，可以使用ZnO或Si。然而，就晶格匹配而言，在本实施方案中优选使用GaN衬底。
n层11包括n--GaN，p层12包括p+-GaN。n层11和p层12可以包括具有不同杂质浓度的多个层。n层11和p层12可以包括具有不同组成比的多个第III族氮化物半导体层。在n层11和p层12之间可以形成其它层，例如，具有本征导电性的i层。
优选地，n层11的n型杂质浓度为1/1000或小于p层12的p型杂质浓度。耗尽层从n层11和p层12之间的PN结界面19延伸，由此减小n层11和p层12的结构对击穿电压性能的影响。这有助于根据实施方案1的垂直二极管的高击穿电压的设计。
n电极13包括Ti/Al，并且p电极14包括Ni/Au。此处，“/”表示层的沉积。A/B表示在层A形成之后形成层B。下文中，在对材料的描述中应用该表示法。优选地，n电极13由与n型第III族氮化物半导体产生欧姆接触的材料形成。例如，可以使用Ti/Al/Ni/Au、TiN/Al以及Pd/Ti/Al。优选地，p电极14由与p型第III族氮化物半导体产生欧姆接触的材料形成。可以使用如Pd/Au以及Co/Au等材料。
沿着形成台面的器件的外围形成台阶15，即，深沟槽隔离。台阶15形成为具有从p层12的表面(形成p电极14的表面)延伸到n层11的深度。因此，在p层12和n层11之间的PN结界面19的端部19a在台阶15的侧表面15a上露出。台阶15的侧表面15a可以与台阶15的底表面15b垂直或成角度。当成角度时，即，侧表面15a倾斜时，侧表面15a的电场强度降低，由此提高击穿电压。优选地，台阶15的侧表面15a相对于台阶15的底表面15b倾斜70°至90°。
如图4所示，优选地，台阶15的底部边缘15c(在台阶15的侧表面15a和底表面15b之间的边界)被圆化。边缘15c的这样的圆化可以减小在边缘处的电场集中，由此提高击穿电压。在形成台阶15时可以通过控制干蚀刻条件来将台阶15的底部边缘15c圆化。在对边缘15c进行圆化时，曲率半径优选地为0.01μm或更大。类似地，优选台阶15的顶部边缘15d(在台阶15的侧表面15a和p层12之间的边界)被圆化。
构成场板结构的保护膜16形成为连续地覆盖台阶15的底表面15b和侧表面15a。此外，在p层12的表面(与p电极14接触的表面)上的台阶15的侧表面15a附近的部分处也形成保护膜16。保护膜16不一定形成在p层12的表面上，只要保护膜16形成为连续地覆盖台阶15的底表面15b和侧表面15a即可。
保护膜16可以包括多个层或单个层。在单个层的情况下，例如，可以使用SiNx、Al2O3、HfO2、ZrO2、AlN、HfON、ZrON。在多个层的情况下，例如，可以使用Al2O3/SiO2、SiO2/ZrO2、SiO2/ZrON、SiO2/Al2O3、SiO2/HfO2、SiN/SiO2、Al2O3/ZrO2、SiN/SiO2/ZrO2以及SiO2/Al2O3/HfO2。当使用高介电常数材料如HfO2作为保护膜16时，可以减小保护膜16的厚度，导致可以减小台阶15的深度。这可以缩短形成台阶15所用的时间，并且可以减小形成台阶15的难度。
保护膜16在侧表面15a处的厚度(在侧表面15a处沿着垂直于侧表面15a的方向的厚度)和在底表面15b处的厚度(在底表面15b处沿着垂直于底表面15b的方向的厚度)可以不同。特别优选地，如图4所示，保护膜16的厚度在侧表面15a处较小并且在底表面15b处较大。保护膜16在侧表面15a处的厚度越小，击穿电压就越高。优选地，保护膜16在底表面15b的厚度较大以减小在底表面15b上的经由保护膜16形成的场板电极17的端部17a的电场集中。因此，优选地，保护膜16形成为使得在侧表面15a处的厚度小于在底表面15b处的厚度。通过形成包括多个层的保护膜可以调整整个保护膜16的介电常数，由此有助于实现期望击穿电压的设计。
构成场板结构的场板电极17形成为经由保护膜16连续地覆盖台阶15的底表面15b和侧表面15a以及p层12的表面。此外，场板电极17还形成为连续地覆盖p层12的没有形成保护膜16的表面以及p电极14的表面，从而使场板电极17和p电极14连接。场板电极17的端部17a经由保护膜16设置在台阶15的底表面15b上。
由于场板结构包括保护膜16和场板电极17，所以在将反向电压施加到n电极13和p电极14时，也将反向电压施加到连接到p电极14的场板电极17，由此在与台阶15的侧表面15a和底表面15b邻近的n层11中形成耗尽层。这样的场板结构可以提高击穿电压。
场板电极17包括Al并且具有700nm的厚度。场板电极17可以由具有导电性以及与保护膜16有良好粘附性的任意材料形成。除了Al以外，可以使用Ni、Au、TiN或多晶硅。场板电极17被设置为与p层12的在没有形成保护膜16和p电极14的露出的p层12的部分上的表面接触。然而，通过用保护膜16或p电极14覆盖p层12的表面可以不露出p层12的部分，使得场板电极17与p层12的表面不直接接触。场板电极17在形成位置处可以具有不同的厚度。例如，在侧表面15a处和在底表面15b处的场板电极17的厚度可以不同。
在根据实施方案1的垂直二极管中，当保护膜16的相对电容率(下文中，称为“介电常数”)定义为εs，在台阶15的侧表面15a上的PN结界面19a处的厚度(从在台阶15的侧表面15a上的PN结界面19a到保护膜16的表面的最短距离)定义为d(μm)，并且从在台阶15的底表面15b上的保护膜16的表面16a(在台阶15的底表面15b上露出的与n层11相对的表面)到PN结界面19的距离(沿着垂直于PN结界面19的方向的距离)定义为h(μm)时，台阶15和场板结构形成为满足(εs·h)/d≥4并且εs/d≥3。此处，当保护膜16由多个层形成时，厚度d是这些层的总厚度，并且εs是有效介电常数。当场板结构形成为使得εs、d以及h满足上述条件时，根据实施方案1的垂直二极管可以实现设计的高击穿电压性能。此外，通过将介电常数εs和厚度d之间的相关指数εs/d设为3或更大可以获得预定的击穿电压。对于保护膜16的介电常数εs来说，当保护膜16太厚时，通过场板结构来减小电场集中的效果降低，并且有时不能获得预定的击穿电压。更优选地，(εs·h)/d为4或更大，并且εs/d为4(1/μm)或更大。还优选地，(εs·h)/d为5或更大，并且εs/d为10(1/μm)或更大。(εs·h)/d和εs/d的上限可以设置为半导体器件可以执行其功能的范围内的任意值。
保护膜16的厚度取决于保护膜16的材料或形成方法以及台阶15的形状(其有时不是恒定的)。在这样的情况下，在定义距离h和厚度d时存在不定性(ambiguity)，这影响对击穿电压的评估。因此，在本发明中，距离h和厚度d定义如下。厚度d是从在台阶15的侧表面15a上露出的PN结界面19a到保护膜16的表面的最短距离。厚度d不一定是保护膜16的沿着垂直于台阶15的侧表面15a的方向的厚度。距离h按照如下三种情况进行定义：
(1)当在台阶15的底表面15b处的保护膜16的厚度d0(沿着垂直于底表面15b的方向上的厚度)在台阶15的侧表面15a的邻近处(例如，在从侧表面15a算起距离为εs/3或更小的范围内)恒定时，
在这样的情况下，通过从底表面15b和PN结界面19之间的高度h0(沿着垂直于底表面15b的方向的距离)减去在台阶15的底表面15b处的保护膜16的厚度d0所获得的距离定义为h(参考图1)。
(2)当在保护膜16的台阶15的侧表面15a的邻近处在台阶15的底表面15b处的保护膜16的厚度随着更接近于台阶15的侧表面15a而更小时(参考图6A)，
在这样的情况下，通过从底表面15b和PN结界面19之间的高度h0减去在保护膜16的台阶15的侧表面15a的邻近处在台阶15的底表面15b处的保护膜16的最小厚度d0所获得的距离定义为h(参考图6A)。
(3)当在保护膜16的台阶15的侧表面15a的邻近处在台阶15的底表面15b处的保护膜16的厚度随着更接近于台阶15的侧表面15a而更大时(参考图6B)，
在这样的情况下，保护膜16的其中从在台阶15的侧表面15a上露出的PN结界面19a算起距离为εs/3的表面定义为16a，在表面16a处的保护膜16的厚度定义为d0。通过从底表面15b和PN结界面19之间的高度h0中减去厚度d0所获得的距离定义为h(参考图6B)。
距离h和厚度d被设置为满足h/d≥0.5。如果距离h小并且不能满足h/d≥0.5时，则不能形成足够大的电场豫驰区，由此不能提高器件的击穿电压。如果距离h足够大并且满足h/d＞3时，则提高击穿电压的效果达到饱和。此外，形成台阶15需要花费时间，或形成台阶15的难度增加了。因此，优选地，0.5≤h/d≤3，并且还优选地，1≤h/d≤2。
[实验数据]
下文将描述支持通过满足(εs·h)/d≥4并且εs/d≥3来实现高击穿电压性能的实验数据。
通过将击穿电压的设计值设为1200V，制造具有下述不同结构的多个样品，并且测量根据实施方案1的垂直二极管中的击穿电压。在每个样品中，n层11具有相同的结构，厚度为10μm并且Si浓度为1.6×1016/cm3。保护膜16包括介电常数为4的SiO2。另一方面，在每个样品中，p层12的结构和台阶15的深度是不一样的。在样品1和2中，p层12是由厚度为0.25μm并且Mg浓度为1×1020/cm3的p+-GaN形成的单个层。在样品1中，保护膜16的厚度d为400nm，而在样品2中，保护膜16的厚度d为600nm。在样品3至样品6中，p层12具有两层结构，其中，p-层和p+层被依次沉积在n层上，p-层具有0.5μm的厚度和1×1019/cm3的Mg浓度，p+层具有0.1μm的厚度和1×1020/cm3的Mg浓度。在样品3中保护膜16的厚度d设为400nm，在样品4中为600nm，在样品5中为800nm，以及在样品6中为1200nm。在样品2、3和5中，通过改变距离h来测量击穿电压。
图2是示出在上述样品中击穿电压与距离h的相关性的图表。当距离h为负时，保护膜16的表面16a位于比PN结界面19更高的位置(当保护膜16的表面16a位于PN结界面19的p层12一侧时)。观察到样品3的击穿电压几乎正比于距离h而增加。同样在样品5中，击穿电压几乎正比于距离h而增加。然而，样品3和样品5之间的击穿电压的增加的倾斜度不同。该倾斜度的差异被认为是由保护膜16的厚度d引起的。在每个样品中，保护膜16是由相同的材料SiO2形成的。然而，当保护膜16由具有不同介电常数的材料形成时，被认为也会影响击穿电压。
因此，发现不能通过只改变距离h来精确地评估垂直二极管的击穿电压性能。
因此，考虑到保护膜16的材料(介电常数εs)或厚度d以及距离h，发明人提出了通过引入两个指数(εs·h)/d和εs/d来评估击穿电压的思想。
图3是示出击穿电压与(εs·h)/d的相关性的图表。如图3所示，在所有的样品中，击穿电压正比于指数(εs·h)/d而增加，并且各个样品的倾斜度几乎无变化。因此，发现通过指数(εs·h)/d可以更加精确地评估垂直二极管的击穿电压。从图3中清楚地看到，当(εs·h)/d≥4时，可以获得1200V或更大的击穿电压，并且可以实现设计的高击穿电压性能。
然而，只通过指数(εs·h)/d不足以评估击穿电压。这是因为当保护膜16对于介电常数εs来说太厚时，由于场板结构而减小电场的集中的效果降低，即使满足(εs·h)/d≥4时也是如此。
测量击穿电压与εs/d的相关性。图5是示出测量结果的图表。菱形图标(plot)示出h＝0.5并且d＝0.4的情况，正方形图标示出h＝1.0和d＝1.0的情况，并且三角形图标示出h＝1.4和d＝1.4的情况。如图5所示，当εs/d≥3时，击穿电压为约1200V，并且可以实现设计的高击穿电压性能。当εs/d小于3(1/μm)时，击穿电压减小到低于1200V。在正方形图标和三角形图标两种情况下，满足(εs·h)/d＝4，并且(εs·h)/d≥4。然而，在正方形图标的情况下，击穿电压为设计的约1200V，并且实现了设计的击穿电压。相反，在三角形图标的情况下，击穿电压为约1020V，而不能获得设计的击穿电压。从该结果中发现只有条件(εs·h)/d不足以作为评估击穿电压的指数，所以除了条件(εs·h)/d以外必须在考虑条件εs/d的情况下评估击穿电压。
从上面的实验数据中发现通过使用两个指数(εs·h)/d和εs/d可以精确地评估击穿电压，并且当满足(εs·h)/d≥4并且εs/d≥3时，可以实现设计的高击穿电压性能。从该实验数据中还发现因为通过使用高电介质接触材料如HfO2作为保护膜可以减小厚度d，所以可以减小距离h。如果可以减小距离h，则可以分别缩短和减小形成台阶15的时间和难度。
实施方案2
图7示出根据实施方案2的垂直沟槽栅MOSFET的构造。根据实施方案2的垂直沟槽栅包括衬底20、形成在衬底20上的n-GaN的n层21、形成在n层21上的p-GaN的p层22、以及形成在p层22上的n-GaN的高浓度n层23。其同样具有沟槽栅。也就是说，形成有从高浓度n层23的表面(与p层22的表面相对的表面)穿过p层22延伸到n层21的沟槽24。形成有连续地覆盖n层23的表面、沟槽24的侧表面和底表面上的沟槽24的开口的邻近处的栅极绝缘膜25。形成有与沟槽24内部的栅极绝缘膜25接触的栅电极26。
在高浓度n层23的表面上，形成有达到p层22的沟槽27，并且设置有与高浓度n层23和p层22两者接触的源电极28。因此，源电极28可以从p层22适当地吸收空穴，并且使击穿电压稳定。在衬底20的背面上(与形成n层21的表面相对的表面)形成有漏电极29。
沿着根据实施方案2的垂直沟槽栅MOSFET器件的外周形成有台阶30。通过台阶30形成器件的台面。台阶30可以是在沟槽的两侧上具有两个台阶的沟槽。台阶30具有从高浓度n层23延伸到n层21的深度。在台阶30的侧表面上，暴露出n层21和p层22之间的结界面以及p层22和高浓度n层23之间的结界面。
根据实施方案2的垂直沟槽栅MOSFET另外具有场板结构。场板结构包括保护膜31和场板电极32。保护膜31形成为连续地覆盖台阶30的底表面30b和侧表面30a以及高浓度n层23的表面的台阶30的侧表面30a的邻近处。场板电极32形成为连续地覆盖台阶30的底表面30b和侧表面30a，并且经由在n层23上的保护膜31覆盖高浓度n层23的表面，并且场板电极32与源电极28接触。
下面将详细描述根据实施方案2的垂直沟槽栅MOSFET的结构。
高浓度n层23具有高n型杂质浓度以获得与源电极28的良好的欧姆接触。例如，杂质浓度为1.0×1018/cm3至1.0×1020/cm3。p层22的p型杂质浓度低于或等于高浓度n层23的n型杂质浓度，例如，p型杂质浓度为1.0×1017/cm3至1.0×1020/cm3。n层21的n型杂质浓度低于p层22的p型杂质浓度，例如，n型杂质浓度为1.0×1015/cm3至1.0×1017/cm3。因为高浓度n层23、p层22以及n层21被设计成具有这样的杂质浓度，所以几乎全部耗尽层都从p层22和n层23之间的PN结界面34向n层21延伸。设计这样的杂质浓度减小了n层23、p层22以及n层21的结构对击穿电压性能的影响，并且有利于根据实施方案2的垂直沟槽栅MOSFET的击穿电压的设计。
衬底30、源电极28以及漏电极29可以与实施方案1的衬底10以及n电极13具有相同的结构和其变型结构。在实施方案2中，沟槽27形成为使得源电极28与高浓度n层23和p层22两者接触。然而，源电极28可以只与高浓度n层23接触，或者除了源电极28以外，可以单独地形成与p层22接触的用于从p层22吸收空穴的电极。
栅极绝缘膜25可以由任意材料形成，只要材料是绝缘的即可，例如Si02。栅电极26可以由任意材料形成，只要材料是导电的即可，例如Al、Ai、Au、TiN以及多晶硅。
台阶30和场板结构具有与实施方案1的台阶15和场板结构相同的结构。其变型实施例也是适用的。具体地，台阶30和场板结构形成为满足(εs·h)/d≥4并且εs/d≥3。然而，PN结界面33和34中的耗尽层的从p层22到n层21延伸最多的PN结界面33被定义为对于距离h和厚度d的基准面。如在实施方案1中，使用PN结界面33作为基准面来定义距离h和厚度d。
因为台阶30和场板结构形成为满足(εs·h)/d≥4并且εs/d≥3，所以上述根据实施方案2的垂直沟槽栅MOSFET与根据实施方案1的PN二极管一样具有高击穿电压性能。
虽然实施方案1和实施方案2公开了一种第III族氮化物半导体的垂直半导体器件，但是本发明可以应用于由第IV族半导体(如SiC和Si)、第II-VI族半导体、第III-V族半导体(如GaAs和GaP)以及除了第III族氮化物半导体以外的有机半导体形成的垂直半导体器件。
虽然实施方案1是垂直二极管，并且实施方案2是垂直沟槽栅MOSFET，但是本发明可以应用于具有垂直PN结以及其中PN结界面在台阶侧表面上露出的任意结构的半导体器件。本发明同样适用于例如PN二极管、PIN二极管、FET以及双极型晶体管。此外，本发明不但可以应用于垂直型而且可以应用于水平型半导体器件。
还可以将用于提高击穿电压的其它传统结构与本发明的场板结构结合。
本发明可以应用于具有垂直PN结的任意半导体器件，并且可以在例如高频器件或功率器件中使用。

Claims (11)

1.一种垂直沟槽栅MOSFET器件，包括：
包括n型导电n-GaN的衬底；
形成在所述衬底上的包括n型导电n-GaN的n层；
形成在所述n层上的包括p型导电p-GaN的p层；
穿过所述p层延伸到所述n层的栅极沟槽；
形成为连续地覆盖所述栅极沟槽的开口的邻近处、所述栅极沟槽的侧表面和底表面的栅极绝缘膜；
形成为在所述栅极沟槽内部与所述栅极绝缘膜接触的栅电极；
形成在所述p层之上并且接触所述p层的源电极；
形成在所述衬底的背面上的漏电极；
形成在所述p层和所述n层之间的pn结界面；
台阶，所述台阶形成所述n层和所述p层的台面，并且其中所述pn结界面的侧边缘设置在所述台阶的侧表面上；
介电保护膜，所述介电保护膜形成为连续地覆盖所述台阶的侧表面和所述台阶的底表面；以及
在所述保护膜上的包括导电材料的场板电极，所述场板电极形成为连续地覆盖所述台阶的所述侧表面和所述台阶的所述底表面；以及
其中，
当从所述pn结界面到在所述台阶的所述底表面上的所述保护膜与所述场板电极之间的界面的在垂直于所述pn结界面方向上的距离定义为h(μm)、所述保护膜的介电常数定义为εs、并且所述保护膜在所述台阶的所述侧表面上的所述pn结界面处的厚度定义为d(μm)时，所述h(μm)以及d(μm)为落入共同满足以下四个条件的范围内的数值：(εs·h)/d为4或更大，εs/d为3(1/μm)或更大，h为0.5(μm)或更大，并且d为h/2(μm)或更大，以及
所述垂直沟槽栅MOSFET的击穿电压为1200V或更大。
2.根据权利要求1所述垂直沟槽栅MOSFET器件，其中所述h(μm)以及d(μm)为落入还满足下列条件的范围内的数值：h/d为0.5或更大。
3.根据权利要求1所述的垂直沟槽栅MOSFET器件，其中击穿电压正比于指标(εs·h)/d而增加以使其处于1200V或更大的范围内。
4.根据权利要求1-3中任一项所述的垂直沟槽栅MOSFET器件，其中所述MOSFET器件进一步包括形成在所述p层之上的高n型杂质浓度层，所述高n型杂质浓度层连接至所述p层和所述源电极，所述高n型杂质浓度层包括n型导电n-GaN。
5.根据权利要求4所述的垂直沟槽栅MOSFET器件，其中所述高n型杂质浓度层包括1.0×1018/cm3至1.0×1020/cm3的n型杂质浓度，并且所述p层包括小于或等于所述高n型杂质浓度层的n型杂质浓度的任意p型杂质浓度，并且所述p型杂质浓度为1.0×1017/cm3至1.0×1020/cm3。
6.根据权利要求4所述的垂直沟槽栅MOSFET器件，其中所述MOSFET器件进一步包括由所述高n型杂质浓度层的表面延伸至所述p层的源沟槽，并且所述源电极穿过所述源沟槽与所述p层接触。
7.根据权利要求4所述的垂直沟槽栅MOSFET器件，其中击穿电压正比于指标(εs·h)/d而增加以使其处于1200V或更大的范围内。
8.根据权利要求4所述的垂直沟槽栅MOSFET器件，其中所述保护膜在所述台阶的所述侧表面上的所述pn结界面处的厚度小于在所述台阶的所述底表面处的厚度。
9.一种垂直二极管，包括：
包括n型导电n-GaN的衬底；
形成在所述衬底上的包括n型导电n-GaN的n层；
形成在所述n层上的包括p型导电p-GaN的p层；
形成在所述p层之上并且接触所述p层的p电极；
形成在所述衬底的背面上的n电极；
形成在所述p层和所述n层之间的pn结界面；
台阶，所述台阶形成所述n层和所述p层的台面，并且其中所述pn结界面的侧边缘设置在所述台阶的侧表面上；
介电保护膜，所述介电保护膜形成为连续地覆盖所述台阶的侧表面和所述台阶的底表面；以及
在所述保护膜上的包括导电材料的场板电极，所述场板电极形成为连续地覆盖所述台阶的所述侧表面和所述台阶的所述底表面；
其中，
当从所述pn结界面到在所述台阶的所述底表面上的所述保护膜与所述场板电极之间的界面的在垂直于所述pn结界面方向上的距离定义为h(μm)、所述保护膜的介电常数定义为εs、并且所述保护膜的在所述台阶的所述侧表面上的所述pn结界面处的厚度定义为d(μm)时，所述h(μm)以及d(μm)为落入共同满足以下四个条件的范围内的数值：(εs·h)/d为4或更大，εs/d为3(1/μm)或更大，h为0.5(μm)或更大，并且d为h/2(μm)或更大，以及
所述垂直沟槽栅MOSFET的击穿电压为1200V或更大。
10.根据权利要求9所述的垂直二极管，其中所述保护膜在所述台阶的所述侧表面上的所述pn结界面处的厚度小于在所述台阶的所述底表面处的厚度。
11.根据权利要求9所述的垂直二极管，其中所述击穿电压正比于指标(εs·h)/d而增加以使其处于1200V或更大的范围内。
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