CN103488058A - 双重曝光制作高均匀度栅极线条的方法 - Google Patents
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Abstract
一种双重曝光制作高均匀度栅极线条的方法。依次沉积多晶硅薄膜、无定形碳薄膜、含碳的氧化硅薄膜,涂布可成形硬膜的第一光刻胶。执行曝光和显影从而在第一光刻胶膜中形成第一栅极线条结构。固化第一栅极线条结构,加热使硅烷化材料与第一光刻胶表面反应形成不溶于第二光刻胶的隔离膜。在固化后的第一光刻胶上涂布第二光刻胶。执行曝光和显影从而第二光刻胶膜中形成第一线端切割图形。以第二光刻胶膜为掩模,刻蚀隔离膜和第一栅极线条,形成第二线端切割图形。以剩余的隔离膜和第一栅极线条为掩模,继续依次刻蚀各个膜,最终在多晶硅薄膜层形成第二栅极线条结构。
Description
技术领域
本发明涉及半导体制造领域,更具体地说,本发明涉及一种双重曝光制作高均匀度栅极线条的方法。
背景技术
随着半导体芯片的集成度不断提高,晶体管的特征尺寸不断缩小,对光刻工艺的挑战越来越大。传统的光刻工艺通常采用以高分子材料为主体的有机抗反射薄膜(bottom anti-reflective coating,BARC)来提高光刻工艺的能力。图1A是衬底硅片1、有机抗反射薄膜2、和光刻胶3的结构图示。有机抗反射薄膜还可以扩大刻蚀工艺的可调适范围,提高刻蚀后图形结构的均匀度。
在进入45纳米技术节点之后,以传统高分子材料为主体的有机抗反射薄膜越来越难以满足光刻工艺和刻蚀后图形结构均匀度的要求。利用等离子增强化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)方法制作的无定形碳薄膜是替代传统的有机抗反射薄膜的新材料之一。通常采用无定形碳薄膜21和含碳的氧化硅薄膜22搭配替代传统的有机抗反射薄膜2(图1B)。无定形碳薄膜21和含碳氧化硅薄膜22的搭配具有低反射率和改善刻蚀后线条边缘粗糙度(line-edge roughness,LER)的优点,很好地满足光刻工艺和刻蚀后图形结构均匀度的要求。
栅极线宽是半导体器件的主要参数之一。减小线宽可以提高集成度以及减小器件尺寸。制作小线宽栅极的光刻工艺会产生线端收缩(line-endshortening)。图2A图示了栅极线条图形的线端收缩A。栅极线宽越小,线端收缩越A严重。传统的方法是在光掩模上进行光学临近效应修正(opticalproximity correction,OPC)来矫正线端收缩(图2B)。当线端收缩太严重,所需光学临近效应修正的修正量太大,以至于在光掩模上相邻两个线端图形形成重叠,导致光学临近效应修正方法失效。在这种情况下,就不得不增加一步线端切割工艺(line-end cut)。栅极线端切割工艺是在形成重叠线端的栅极线条之后,通过利用切割掩模版B增加的线端切割光刻和线端切割刻蚀工艺来切断重叠的相邻两个线端(图2C)。
在器件尺寸微缩进入到32纳米技术节点后,单次光刻曝光无法满足制作密集线阵列图形所需的分辨率。双重图形(double patterning)成形技术作为解决这个技术难题的主要方法被大量研究并被广泛应用于制作32纳米以下技术节点的密集线阵列图形。图3A–图3E图示了双重图形成形技术制作密集线阵列图形的过程。在需要制作密集线阵列图形的衬底硅片1上,沉积衬底膜9和硬掩膜10,然后涂布第一光刻胶3(图3A),曝光、显影、刻蚀后,在硬掩膜10中形成第一光刻图形11(图3B),其线条和沟槽的特征尺寸比例为1:3。在此硅片上涂布第二光刻胶(5)图3C,曝光和显影后在第二光刻胶5膜中形成第二光刻图形12(图3D),其线条和沟槽的特征尺寸比例也是1:3,但其位置与第一光刻图形11交错。继续刻蚀在衬底硅片上形成与第一光刻图形11交错的第二光刻图形12(图3E)。第一光刻图形11与第二光刻图形12的组合组成了目标线条和沟槽特征尺寸比例为1:1的密集线阵列图形。
双重图形成形技术需要两次光刻和刻蚀,即光刻—刻蚀—光刻—刻蚀。其成本远远大于传统的单次曝光成形技术。降低双重图形成形技术的成本成为新技术开发的方向之一。美国专利US20110081618报道了在第一光刻图形(11)显影之后,在同一显影机台内,使用硅烷化材料固化第一光刻胶(3)中第一光刻图形(11)的方法。采用此方法后的双重图形成形工艺过程为光刻(显影固化)—光刻—刻蚀。省略了原工艺中的第一刻蚀步骤,从而有效地降低了双重图形成形技术的成本。这种方法也称作双重曝光技术(double exposure)。
极小线宽栅极的制作过程包括栅极线条光刻—栅极线条刻蚀—栅极线端切割光刻—栅极线端切割刻蚀等步骤。但是,上述方案的过程比较复杂,产能低成本高,并且均匀性有限。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷,提供一种能够简化极小线宽栅极线条的制作工艺,提高产能和减少制作成本,提高光刻工艺能力并且可以满足刻蚀后图形结构均匀度的要求的方法。
根据本发明的第一方面,提供了一种双重曝光制作高均匀度栅极线条的方法,其包括:
第一步骤:在衬底硅片上依次沉积多晶硅薄膜、无定形碳薄膜、和含碳的氧化硅薄膜,然后涂布可成形硬膜的第一光刻胶;
第二步骤:完成执行曝光和显影从而第一光刻胶膜中形成第一栅极线条结构;
第三步骤:在与第二步骤的显影相同的同一显影机台内,将在第一光刻胶膜中有第一栅极线条结构的硅片放置于充满硅烷化材料气体的腔体中固化第一栅极线条结构,加热使硅烷化材料与第一光刻胶表面反应形成不溶于第二光刻胶的隔离膜;
第四步骤:固化后的第一光刻胶上涂布第二光刻胶;
第五步骤:完成执行曝光和显影从而第二光刻胶膜中形成第一线端切割图形;
第六步骤:以第二光刻胶膜为掩模,刻蚀隔离膜和第一栅极线条,形成第二线端切割图形;
第七步骤:以剩余的隔离膜和第一栅极线条为掩模,继续依次刻蚀含碳的氧化硅薄膜、无定形碳薄膜、和多晶硅薄膜,并去除残余的含碳的氧化硅薄膜和无定形碳薄膜,最终在多晶硅薄膜层形成第二栅极线条结构。
根据本发明的第二方面,提供了一种双重曝光制作高均匀度栅极线条的方法,其包括:
第一步骤:在衬底硅片上依次沉积多晶硅薄膜、无定形碳薄膜、和含碳的氧化硅薄膜,然后涂布可成形硬膜的第一光刻胶;
第二步骤:完成执行曝光和显影从而第一光刻胶膜中形成第一栅极线条的结构;
第三步骤:在与第二步骤的显影相同的同一显影机台内,在第一光刻胶上涂布硅烷化材料液体固化第一光刻胶中第一栅极线条结构,加热使硅烷化材料与第一光刻胶表面反应形成不溶于第二光刻胶的隔离膜,去除剩余的硅烷化材料,;
第四步骤:固化后的第一光刻胶上涂布第二光刻胶;
第五步骤:完成执行曝光和显影从而第二光刻胶膜中形成第一线端切割图形;
第六步骤:以第二光刻胶膜为掩模,刻蚀隔离膜和第一栅极线条,形成第二线端切割图形;
第七步骤:以剩余的隔离膜和第一栅极线条为掩模,继续依次刻蚀含碳的氧化硅薄膜、无定形碳薄膜、和多晶硅薄膜,并去除残余的含碳的氧化硅薄膜和无定形碳薄膜,最终在多晶硅薄膜层形成第二栅极线条的结构。
优选地,可成形硬膜的第一光刻胶是含硅烷基(silyl)、硅烷氧基(siloxyl)和笼形硅氧烷(silsesquioxane)中的一种或多种的光刻胶。
优选地,第一光刻胶和第二光刻胶的抗刻蚀能力比大于等于1.5:1。
优选地,硅烷化材料为六甲基二硅胺(HMDS,hexamethyldisilazine)、三甲基氯硅烷(TMCS,trimethylchlorosilane)、六甲基二硅氮烷(HMDSZ,hexamethyldisilazane)、或其他适用的硅烷化材料中的一种或多种。
优选地,第三步骤中的加热温度的范围为80℃至300℃。进一步优选的,第三步骤中的加热温度的范围为90℃至200℃。
优选地,无定形碳薄膜的厚度为20纳米至300纳米。进一步优选的,无定形碳薄膜的厚度为50纳米至250纳米。
优选地,含碳的氧化硅薄膜的厚度为0纳米至40纳米。进一步优选的,含碳的氧化硅薄膜的厚度为5纳米至30纳米。
由此,本发明将栅极线条刻蚀和栅极线端切割刻蚀合并成一步刻蚀,替代原工艺中栅极线条刻蚀和栅极线端切割刻蚀的两步独立工艺,并且综合无定形碳技术,可以有效地简化极小线宽栅极的制作工艺,同时可以满足刻蚀后图形结构均匀度的要求。从而,本发明提供了一种利用硅烷化材料固化的双重曝光技术,能够简化极小线宽栅极线条的制作工艺,提高产能和减少制作成本,提高光刻工艺能力并且可以满足刻蚀后图形结构均匀度的要求。
附图说明
结合附图,并通过参考下面的详细描述,将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征,其中:
图1A示意性地示出了衬底硅片、有机抗反射薄膜、和光刻胶的结构剖面图。
图1B示意性地示出了衬底硅片、无定形碳薄膜、含碳氧化硅薄膜、和光刻胶的结构剖面图。
图2A图示了栅极线条图形的线端收缩。
图2B图示了在光掩模上利用光学临近效应修正矫正栅极线端收缩的俯视图。
图2C图示了利用栅极线端切割工艺制作极小线宽栅极的俯视图。
图3A–图3E图示了双重图形成形技术制作密集线阵列图形的过程。
图4A是完成沉积多晶硅薄膜、无定形碳薄膜、和含碳的氧化硅薄膜以及涂布第一光刻胶的结构剖面图。
图4B是在第一光刻胶的膜中形成第一栅极线条结构的剖面图。
图4C是固化第一光刻胶后形成不溶于第二光刻胶的隔离膜的剖面图。
图4D是完成涂布第二光刻胶的剖面图。
图4E是在第二光刻胶的膜中形成第一线端切割图形的剖面图。
图4F是形成第二线端切割图形的俯视图。
图4G是在多晶硅薄膜层形成第二栅极线条结构的俯视图。
需要说明的是,附图用于说明本发明,而非限制本发明。注意,表示结构的附图可能并非按比例绘制。并且,附图中,相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂,下面结合具体实施例和附图对本发明的内容进行详细描述。
<第一实施例>
图4A至图4G示意性地示出了根据本发明第一优选实施例的双重曝光制作高均匀度栅极线条的方法。
具体地说,如图4A至图4G所示,根据本发明优选实施例的双重曝光制作高均匀度栅极线条的方法包括:
第一步骤:在衬底硅片1上依次沉积多晶硅薄膜4、无定形碳薄膜21、和含碳的氧化硅薄膜22,然后涂布可成形硬膜的第一光刻胶3,如图4A所示;
第二步骤:完成执行曝光和显影从而第一光刻胶3膜中形成第一栅极线条31的结构,如图4B所示;
第三步骤:在与第二步骤的显影相同的同一显影机台内,将在第一光刻胶3膜中有第一栅极线条31结构的硅片放置于充满硅烷化材料气体的腔体中固化第一栅极线条31结构,加热使硅烷化材料与第一光刻胶3表面反应形成不溶于第二光刻胶5的隔离膜13,如图4C所示;
第四步骤:固化后的第一光刻胶3上涂布第二光刻胶5,如图4D所示;
第五步骤:完成执行曝光和显影从而第二光刻胶5膜中形成第一线端切割图形51,如图4E所示;
第六步骤:以第二光刻胶5膜为掩模,刻蚀隔离膜13和第一栅极线条31,形成第二线端切割图形52,如图4F所示;
第七步骤:以剩余的隔离膜13和第一栅极线条31为掩模,继续依次刻蚀含碳的氧化硅薄膜22、无定形碳薄膜21、和多晶硅薄膜4,并去除残余的含碳的氧化硅薄膜22和无定形碳薄膜21,最终在多晶硅薄膜4层形成第二栅极线条41的结构,如图4G所示。
<第二实施例>
图4A至图4G示意性地示出了根据本发明第二优选实施例的双重曝光制作高均匀度栅极线条的方法。
具体地说,如图4A至图4G所示,根据本发明优选实施例的双重曝光制作高均匀度栅极线条的方法包括:
第一步骤:在衬底硅片1上依次沉积多晶硅薄膜4、无定形碳薄膜21、和含碳的氧化硅薄膜22,然后涂布可成形硬膜的第一光刻胶3,如图4A所示;
第二步骤:完成执行曝光和显影从而第一光刻胶3膜中形成第一栅极线条31的结构,如图4B所示;
第三步骤:在与第二步骤的显影相同的同一显影机台内,在第一光刻胶3上涂布硅烷化材料液体固化第一光刻胶3中第一栅极线条31结构,加热使硅烷化材料与第一光刻胶3表面反应形成不溶于第二光刻胶5的隔离膜13,优选地,多余的硅烷化材料可通过加热蒸发去除,如图4C所示;
第四步骤:固化后的第一光刻胶3上涂布第二光刻胶5,如图4D所示;
第五步骤:完成执行曝光和显影从而第二光刻胶5膜中形成第一线端切割图形51,如图4E所示;
第六步骤:以第二光刻胶5膜为掩模,刻蚀隔离膜13和第一栅极线条31,形成第二线端切割图形52,如图4F所示;
第七步骤:以剩余的隔离膜13和第一栅极线条31为掩模,继续依次刻蚀含碳的氧化硅薄膜22、无定形碳薄膜21、和多晶硅薄膜4,并去除残余的含碳的氧化硅薄膜22和无定形碳薄膜21,最终在多晶硅薄膜4层形成第二栅极线条41的结构,如图4G所示。
<优选实施方式>
优选地,可成形硬膜的第一光刻胶3是含硅烷基(silyl)、硅烷氧基(siloxyl)和笼形硅氧烷(silsesquioxane)中的一种或多种的光刻胶。
优选地,第一光刻胶3和第二光刻胶5的抗刻蚀能力比大于等于1.5:1。
优选地,硅烷化材料为六甲基二硅胺(HMDS,hexamethyldisilazine)、三甲基氯硅烷(TMCS,trimethylchlorosilane)、六甲基二硅氮烷(HMDSZ,hexamethyldisilazane)、或其他适用的硅烷化材料中的一种或多种。
优选地,第三步骤中的加热温度的范围为80℃至300℃。进一步优选的,第三步骤中的加热温度的范围为90℃至200℃。
优选地,无定形碳薄膜21的厚度为20纳米至300纳米。进一步优选的,无定形碳薄膜21的厚度为50纳米至250纳米。
优选地,含碳的氧化硅薄膜22的厚度为0纳米至40纳米。进一步优选的,含碳的氧化硅薄膜22的厚度为5纳米至30纳米。
由此,本发明上述优选实施例将栅极线条刻蚀和栅极线端切割刻蚀合并成一步刻蚀,替代原工艺中栅极线条刻蚀和栅极线端切割刻蚀的两步独立工艺,并且综合无定形碳技术,可以有效地简化极小线宽栅极的制作工艺,同时可以满足刻蚀后图形结构均匀度的要求。本发明上述优选实施例提供了一种利用硅烷化材料固化的双重曝光技术,能够简化极小线宽栅极线条的制作工艺,提高产能和减少制作成本,提高光刻工艺能力并且可以满足刻蚀后图形结构均匀度的要求。
可以理解的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种双重曝光制作高均匀度栅极线条的方法,其特征在于包括:
第一步骤:在衬底硅片上依次沉积多晶硅薄膜、无定形碳薄膜、和含碳的氧化硅薄膜,然后涂布可成形硬膜的第一光刻胶;
第二步骤:完成执行曝光和显影从而第一光刻胶膜中形成第一栅极线条结构;
第三步骤:在与第二步骤的显影相同的同一显影机台内,将在第一光刻胶膜中有第一栅极线条结构的硅片放置于充满硅烷化材料气体的腔体中固化第一栅极线条结构,加热使硅烷化材料与第一光刻胶表面反应形成不溶于第二光刻胶的隔离膜;
第四步骤:固化后的第一光刻胶上涂布第二光刻胶;
第五步骤:完成执行曝光和显影从而第二光刻胶膜中形成第一线端切割图形;
第六步骤:以第二光刻胶膜为掩模,刻蚀隔离膜和第一栅极线条,形成第二线端切割图形;
第七步骤:以剩余的隔离膜和第一栅极线条为掩模,继续依次刻蚀含碳的氧化硅薄膜、无定形碳薄膜、和多晶硅薄膜,并去除残余的含碳的氧化硅薄膜和无定形碳薄膜,最终在多晶硅薄膜层形成第二栅极线条结构。
2.一种双重曝光制作高均匀度栅极线条的方法,其特征在于包括:
第一步骤:在衬底硅片上依次沉积多晶硅薄膜、无定形碳薄膜、和含碳的氧化硅薄膜,然后涂布可成形硬膜的第一光刻胶;
第二步骤:完成执行曝光和显影从而第一光刻胶膜中形成第一栅极线条的结构;
第三步骤:在与第二步骤的显影相同的同一显影机台内,在第一光刻胶上涂布硅烷化材料液体固化第一光刻胶中第一栅极线条结构,加热使硅烷化材料与第一光刻胶表面反应形成不溶于第二光刻胶的隔离膜,去除剩余的硅烷化材料,;
第四步骤:固化后的第一光刻胶上涂布第二光刻胶;
第五步骤:完成执行曝光和显影从而第二光刻胶膜中形成第一线端切割图形;
第六步骤:以第二光刻胶膜为掩模,刻蚀隔离膜和第一栅极线条,形成第二线端切割图形;
第七步骤:以剩余的隔离膜和第一栅极线条为掩模,继续依次刻蚀含碳的氧化硅薄膜、无定形碳薄膜、和多晶硅薄膜,并去除残余的含碳的氧化硅薄膜和无定形碳薄膜,最终在多晶硅薄膜层形成第二栅极线条的结构。
3.根据权利要求1或2所述的双重曝光制作高均匀度栅极线条的方法,其特征在于,可成形硬膜的第一光刻胶是含硅烷基、硅烷氧基和笼形硅氧烷中的一种或多种的光刻胶。
4.根据权利要求1或2所述的双重曝光制作高均匀度栅极线条的方法,其特征在于,第一光刻胶和第二光刻胶的抗刻蚀能力比大于等于1.5:1。
5.根据权利要求1或2所述的双重曝光制作高均匀度栅极线条的方法,其特征在于,硅烷化材料为六甲基二硅胺、三甲基氯硅烷和六甲基二硅氮烷中的一种或多种。
6.根据权利要求1或2所述的双重曝光制作高均匀度栅极线条的方法,其特征在于,第三步骤中的加热温度的范围为80℃至300℃;优选的,第三步骤中的加热温度的范围为90℃至200℃。
7.根据权利要求1或2所述的双重曝光制作高均匀度栅极线条的方法,其特征在于,无定形碳薄膜的厚度为20纳米至300纳米。
8.根据权利要求1或2所述的双重曝光制作高均匀度栅极线条的方法,其特征在于,无定形碳薄膜的厚度为50纳米至250纳米。
9.根据权利要求1或2所述的双重曝光制作高均匀度栅极线条的方法,其特征在于,含碳的氧化硅薄膜的厚度为0纳米至40纳米。
10.根据权利要求1或2所述的双重曝光制作高均匀度栅极线条的方法,其特征在于,含碳的氧化硅薄膜的厚度为5纳米至30纳米。
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CN (1) | CN103488058B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108831829A (zh) * | 2018-06-19 | 2018-11-16 | 上海华力微电子有限公司 | 一种分裂栅结构下的侧墙栅极隔离刻蚀膜层工艺 |
CN110488575A (zh) * | 2019-08-26 | 2019-11-22 | 上海华力集成电路制造有限公司 | 监控mosfet栅极线端切割工艺波动的方法 |
CN112530793A (zh) * | 2019-09-18 | 2021-03-19 | 芯恩(青岛)集成电路有限公司 | 一种光刻-冻结-光刻-刻蚀双图案化方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101030539A (zh) * | 2006-02-27 | 2007-09-05 | 台湾积体电路制造股份有限公司 | 制作半导体元件的方法 |
US20100086878A1 (en) * | 2008-10-07 | 2010-04-08 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
CN102651312A (zh) * | 2011-02-24 | 2012-08-29 | 中芯国际集成电路制造(上海)有限公司 | 栅极的形成方法 |
-
2013
- 2013-09-22 CN CN201310432385.4A patent/CN103488058B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101030539A (zh) * | 2006-02-27 | 2007-09-05 | 台湾积体电路制造股份有限公司 | 制作半导体元件的方法 |
US20100086878A1 (en) * | 2008-10-07 | 2010-04-08 | Shin-Etsu Chemical Co., Ltd. | Patterning process |
CN102651312A (zh) * | 2011-02-24 | 2012-08-29 | 中芯国际集成电路制造(上海)有限公司 | 栅极的形成方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108831829A (zh) * | 2018-06-19 | 2018-11-16 | 上海华力微电子有限公司 | 一种分裂栅结构下的侧墙栅极隔离刻蚀膜层工艺 |
CN108831829B (zh) * | 2018-06-19 | 2020-10-27 | 上海华力微电子有限公司 | 一种分裂栅结构下的侧墙栅极隔离刻蚀膜层工艺 |
CN110488575A (zh) * | 2019-08-26 | 2019-11-22 | 上海华力集成电路制造有限公司 | 监控mosfet栅极线端切割工艺波动的方法 |
CN112530793A (zh) * | 2019-09-18 | 2021-03-19 | 芯恩(青岛)集成电路有限公司 | 一种光刻-冻结-光刻-刻蚀双图案化方法 |
CN112530793B (zh) * | 2019-09-18 | 2022-12-23 | 芯恩(青岛)集成电路有限公司 | 一种光刻-冻结-光刻-刻蚀双图案化方法 |
Also Published As
Publication number | Publication date |
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