CN103457604A - 乘法模拟数字转换器及其管线模拟数字转换器 - Google Patents

Abstract

一种乘法模拟数字转换器(Multiplying Analog-to-digital Converter)及其管线模拟数字转换器，该乘法模拟数字转换器包括采样保持单元，针对模拟信号进行采样，以得到采样电平；模拟数字转换单元针对模拟信号转换得到数字信号；数字模拟转换单元针对数字信号转换得到还原信号电平；运算单元根据采样电平及还原信号电平的差值产生输出信号；比较单元将输出信号的电平与上临界电平与下临界电平比较，并输出指示信号，上临界与下临界电平定义既定电平范围；及控制单元，在指示信号指示输出信号的电平落于既定电平范围外时，平移数字信号的数值并据以输出调整后的数字信号。

Description

乘法模拟数字转换器及其管线模拟数字转换器

技术领域

本发明涉及一种乘法模拟数字转换器(Multiplying Analog-to-digitalConverter)，且特别是一种省略前置采样保持(Sample and Hold)电路的乘法模拟数字转换器。

背景技术

在科技发展日新月异的现今时代中，管线(Pipeline)模拟数字转换器(Analog-to-digital Converter)已被开发出来，并被广泛地应用在诸如无线传输电路及消费性数字电子产品中。一般来说，多位的管线模拟数字转换器包括前级采样保持(Sample and Hold)电路及至少一级乘法模拟数字转换器。前级采样保持电路针对输入模拟信号进行采样，以得到采样信号。此至少一级乘法模拟数字转换器根据此采样信号来转换得到对应的数字信号。

然而对现有的管线模拟数字转换器来说，此前级采样保持电路中多需以电容值较高的电容及高耗能的运算放大器来实现，这样一来，将使得现有的管线模拟数字转换器面临高耗能功率及电路面积较大的问题。据此，如何针对现有的管线模拟数字转换器提出合适的电路设计方案，藉此改善现有管线模拟数字转换器功率耗损较高及电路面积较大的问题，为业界不断致力的方向之一。

发明内容

根据本公开的第一方面，提出一种乘法模拟数字转换器(MultiplyingAnalog-to-digital Converter)，包括采样保持单元、模拟数字转换单元、数字模拟转换单元、运算单元、比较单元及控制单元。采样保持单元针对模拟信号进行采样，以得到采样电平，模拟数字转换单元针对模拟信号转换得到数字信号，其的数值范围介于最小值及最大值之间，而数字模拟转换单元针对数字信号转换得到还原信号电平。运算单元根据采样电平及还原信号电平的差值产生输出信号。比较单元将输出信号的电平与上临界电平与下临界电平比较，并输出代表比较结果的指示信号，上临界与下临界电平定义既定电平范围。当指示信号指示输出信号的电平落于既定电平范围外时，控制单元平移数字信号的数值并据以输出调整后的数字信号。

根据本公开的第二方面，提出一种乘法模拟数字转换器包括模拟数字转换单元、切换电容电路、比较单元及控制单元。模拟数字转换单元针对模拟信号转换得到数字信号，其中数字信号的数值范围介于最小值及最大值之间。切换电容电路依据模拟信号与数字信号以产生输出信号。比较单元将输出信号的电平与上临界电平与下临界电平比较，并输出代表比较结果的指示信号，其中上临界与下临界电平定义既定电平范围。当指示信号指示输出信号的电平落于既定电平范围外时，控制单元平移数字信号的数值并据以输出调整后的数字信号。

根据本公开的第三方面，提出一种管线(Pipeline)模拟数字转换器(Digitalto Analog Converter)，包括前述第一方面中提及的乘法模拟数字转换器及一至多个后级乘法模拟数字转换器；其中此一至多个后级乘法模拟数字转换器根据输出信号提供第二数字信号。

根据本公开的第四方面，提出一种管线模拟数字转换器，包括前述第二方面提及的乘法模拟数字转换器及一至多个后级乘法模拟数字转换器；其中此一至多个后级乘法模拟数字转换器根据输出信号提供第二数字信号。

为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：

附图说明

图1绘示依照一实施例的管线模拟数字转换器的方块图。

图2绘示依照第一实施例的乘法模拟数字转换器的详细方块图。

图3绘示依照一实施例的图2的乘法模拟数字转换器的实际电路图。

图4绘示其绘示依据一实施例的图3的乘法模拟数字转换器的实际电路的相关信号时序图。

图5绘示依据第二实施例的乘法模拟数字转换器的方块图。

图6绘示依据一实施例的图2的乘法模拟数字转换器的模拟信号的电压示意图。

图7绘示图2的乘法模拟数字转换器在一操作实例下的转换曲线与一理想转换曲线的示意图。

图8绘示图2的乘法模拟数字转换器在另一操作实例下的转换曲线的示意图。

图9绘示依据一实施例的图5的乘法模拟数字转换器中的控制单元的真值表的示意图。

图10绘示依据一实施例的图5的乘法模拟数字转换器中的控制单元的逻辑电路的电路图。

图11绘示依据一实施例的图5的乘法模拟数字转换器的实际电路图。

图12绘示依据另一实施例的图5的乘法模拟数字转换器中的控制单元的逻辑电路的电路图。

【主要元件符号说明】

1：管线模拟数字转换器

100、100’：乘法模拟数字转换器

200_1-200_N：后级乘法模拟数字转换器

10、310：采样保持单元

20、320：模拟数字转换单元

30、330：数字模拟转换单元

40、340：运算单元

1000、3000：切换电容电路

sw1-sw7：开关

C1、C2：电容

OP：运算放大器

CP1、CP2、CP1’、CP2’：比较器

LT1、LT1’：锁存器

50：比较单元

51、52：比较子单元

60、560：控制单元

具体实施方式

请参照图1，其绘示依照一实施例的管线模拟数字转换器的方块图。本实施例的管线(Pipeline)模拟数字转换器(Digital to Analog Converter)1针对模拟信号Vin进行转换，以得到包括M个位的数字数据Dd，M为大于1的自然数。举例来说，管线模拟数字转换器1包括乘法模拟数字转换器(MultiplyingAnalog-to-digital Converter)100及N个后级乘法模拟数字转换器200_1至200_N，其中N为自然数。乘法模拟数字转换器100与N个后级乘法模拟数字转换器200_1至200_N串联连接。

接下来是举例，来针对管线模拟数字转换器1中的乘法模拟数字转换器100及后级乘法模拟数字转换器200_1至200_N作进一步的说明。

第一实施例

请参照图2，其绘示依照第一实施例的乘法模拟数字转换器100的详细方块图。举一个操作实例来说，乘法模拟数字转换器100为1.5位的模拟数字转换器，其用以针对模拟信号Vin转换得到一数字信号(于以下将该数字信号的数值称为数字值Dd0)，其例如指示数字数据Dd中的前1.5个位的数值。

在乘法模拟转换器100为1.5位模拟数字乘法器的例子中，数字值Dd0的数值范围为数值0、1及2；换句话说，数字值Dd0的最小值Dd0_min及最大值Dd0_max分别等于数字值0及数字值2。如果以温度计码(ThermometerCode)来表示，最小值Dd0_min及最大值Dd0_max分别可以下列二进位制数值(00)₂及(11)₂来表示。在本实施方式中，系统一以温度计码来表示数字值Dd0的数值，也就是说数字值Dd0的数值范围可表示为(00)₂、(01)₂及(11)₂。

乘法模拟数字转换器100包括采样保持单元10、模拟数字转换单元20、数字模拟转换单元30及运算单元40。采样保持单元10受控于时钟信号clk，来针对模拟信号Vin进行采样，以得到采样电平Ls。模拟数字转换单元20受控于时钟信号clk，针对模拟信号Vin转换得到数字值Dd0。数字模拟转换单元30针对数字值Dd0转换得到还原信号电平Lf。运算单元40根据采样电平Ls及还原信号电平Lf的差值来产生输出信号Vo。

举例来说，本实施例的运算单元40包括减法器41及增益为2的幂次方的乘法器42。减法器41将采样电平Ls减去还原信号电平Lf，以找出期间的差值。增益为2的幂次方的乘法器42依据减法器41求得的差值产生输出信号Vo。

请参照图3，其绘示依照一实施例的图2的乘法模拟数字转换器100的实际电路图。模拟数字转换单元20由比较器CP1、CP2及锁存器LT1来实现。比较器CP1及CP2分别比较模拟信号Vin及第一临界电平1/4Vref及比较模拟信号Vin及第二临界电平－1/4Vref，以对应地决定数字值Dd0的最高有效位(Most Significant Bit，MSB)Dd0_MSB及最低有效位(Least Significant Bit，LSB)Dd0_LSB。锁存器LT1用以暂存数字值Dd0，并分别在数字值Dd0具有数值(00)₂、(01)₂及(11)₂时提供致能的信号top、mid及bot。

采样保持单元10、数字模拟转换单元30及运算单元40由切换电容电路1000来实现，其中包括切换开关sw1-sw7、电容C1、C2及运算放大器OP。进一步的说，开关sw1受时钟信号ck2的控制；开关sw2及sw3受时钟信号ck1的控制；开关sw7受时钟信号ck1P的控制；开关sw4-sw6分别受信号top、mid及bot的控制。

请参照图4，其绘示依据一实施例的图3的乘法模拟数字转换器100的实际电路的相关信号时序图。举例来说，时钟信号ck1P的波形与时钟信号ck1接近，然而时钟信号ck1P的下降沿(Falling Edge)的触发时点略早于时钟信号ck1的下降沿。经由开关sw1-sw3及sw7的切换操作，模拟电压电容C1及C2在时钟信号ck1及ck1P为高电平的期间中被充电，以于其的两端存储模拟电压Vin，并在时钟信号ck2为高电平的期间中于运算放大器OP的输出端上得到电平实质上等于2Vin的输出信号。

同时，信号top、mid及bot其中一个亦于时钟信号ck2为高电平的期间中为致能，以选择性地将参考电压+Vref、接地电压GND或参考电压-Vref其中一个提供至电容C2的一端，使得输出信号Vo选择性地对应至2Vin+Vref、2Vin及2Vin-Vref的电平。

相似于乘法模拟数字转换器100，后级乘法模拟数字转换器200_1至200_N中例如具有采样保持单元、模拟数字转换单元、数字模拟转换单元及运算单元，其与乘法模拟数字转换器100中对应的单元执行实质上相同的操作，以对应地产生数字数据Dd1至DdN。由于后级乘法模拟数字转换器200_1至200_N与乘法模拟数字转换器100具有相近的电路结构，在本实施例中则不再对其进行赘述。

综合参考图1及图2，本实施例的管线模拟数字转换器1省略前级采样保持电路的设计，并使用其中的第一级乘法模拟数字转换器(即是乘法模拟数字转换器100)来接收欲进行转换的模拟信号Vin。换句话说，相较于传统管线模拟数字转换器，本实施例的管线模拟数字转换器1可经由省略前级采样保持电路的电路设计，来一并解决传统管线模拟数字放大器因使用前级采样保持电路所带来的高耗能功率及电路面积较大的问题。

第二实施例

请参照图5，其绘示依照本发明第二实施例的乘法模拟数字转换器的方块图。本实施例的乘法模拟数字转换器100’与图2的第一实施例的乘法模拟数字转换器100不同之处主要在于，本实施例的乘法模拟数字转换器100’除了采样保持单元310、模拟数字转换单元320、数字模拟转换单元330及运算单元40之外，还设置有比较单元50控制单元60，以针对乘法模拟数字转换器100进行改良，以解决乘法模拟数字转换器100所产生的数字值Dd0可能发生错误的问题。以下在对图5的乘法模拟数字转换器100’描述之前，先将利用图6至图8来解释乘法模拟数字转换器100中数字值Dd0发生错误的原理。

请再次参照图2。在图2所示的第一实施例中，乘法模拟数字转换器100与各后级乘法模拟数字转换器200_1至200_N具有相似的电路结构。然而，由于管线模拟数字转换器1省略了前级采样保持电路的设计，乘法模拟数字转换器100中的采样保持单元10及模拟数字转换单元20在执行对应的采样保持操作及模拟数字转换操作时，模拟信号Vin为电平持续变动的模拟电压信号，譬如图6的波形图所示，其中图6是绘示依据一实施例的图2的乘法模拟数字转换器的模拟信号Vin的电压示意图。

此外，虽然采样保持单元10及模拟数字转换单元20接收相同的时钟信号，然而此两单元所接收的时钟信号之间往往因为许多非理想因素而存在相位差。更具体地说，令提供至采样保持单元10的时钟信号以clk1来表示，提供至模拟数字转换单元20的时钟信号以clk2来表示，而时钟信号clk2相较于时钟信号clk1具有相位差，分别于时间点t2驱动模拟数字转换单元20执行模拟数字转换操作及于时间点t1驱动采样保持单元10执行采样操作。

以图6所示的例子来说，时钟信号clk2的相位落后时钟信号clk1的相位，使得时间点t2相较于时间点t1延迟时间差Δt1；在时间差Δt1中，模拟电压Vin的电平由电平LV1变动至电平LV2。据此，模拟数字转换单元20所参考到的模拟电压Vin(对应至电平LV2)比采样保持单元10所参考到的模拟电压Vin(对应至电平LV1)往上偏移了电位差ΔV1。这样一来，经由模拟数字转换及数字模拟转换单元20与30得到的还原信号电平Lf(与电平LV2对应)将偏离采样保持单元10得到的采样电平Ls(与电平LV1对应)，进而导致根据其差值运算得到的输出信号Vo发生电平偏移，并影响到乘法模拟数字转换器100的转换曲线。

请参照图7，其绘示图2的实施例的乘法模拟数字转换器100于一操作实例下的转换曲线与一理想转换曲线的示意图。理想上，1.5位的乘法模拟数字转换器100在模拟电压Vin等于临界电压VT1及VT2时发生转折，而对于电平低于临界电压VT1、电平介于临界电压VT1及VT2之间及电平高于临界电压VT2的模拟电压Vin来说，其分别对应至具有数值(00)₂、(01)₂及(11)₂的数字值Dd0。

然而一旦模拟数字转换单元20所参考到的模拟电压Vin(对应至电平LV2)比采样保持单元10所参考到的模拟电压Vin(对应至电平LV1)高一个电位差ΔV1，将对应地使乘法模拟转换器100’不再具有理想转换曲线S，而改为具有转换曲线S'。转换曲线S’与理想转换曲线S相比，提前至模拟电压Vin等于临界电压VT1-ΔV1及模拟电压Vin等于临界电压VT2-ΔV1的时候发生转折，这使得输出信号Vo的电平产生电平偏移，进而使得转换得到的数字值Dd0发生错误。

依据理想转换曲线S，除了最前段及最后段，输出信号Vo的电平范围介于上下临界电平Vref/4及-Vref/4之间。一般来说，只要输出信号Vo的电平范围仍落在上下临界电平Vref/2及-Vref/2之间，其误差或许可以由管线数字模拟转换器1本身的内建自我修复机制(Built-in Redundancy)来修正。然而在转换曲线S’的情况中，输出信号Vo的电平偏移使其的电平范围却超过上下临界电平Vref/2及-Vref/2的范围，因此难以通过管线数字模拟转换器1本身的内建自我修复机制来进行修正。

请参照图8，其为图2的实施例的乘法模拟数字转换器100于另一个操作实例中的转换曲线的示意图。在此另一个操作实例中，时钟信号clk2的相位领先时钟信号clk1的相位，使得时间点t2’相较于时间点t1’提早时间差Δt2；在时间差Δt2中，模拟电压Vin的电平由电平LV2’变动至电平LV1。换句话说，当时钟信号clk2的相位领先时钟信号clk1的相位时，亦将发生相似的错误的情形，使得乘法模拟转换器100’不具有理想转换曲线S，而是具有转换曲线S”。

请再次参照图5。如前所述，图5的实施例的乘法模拟数字转换器100’还设置有比较单元50控制单元60，以解决前述图6至图8所示的数字值Dd0发生错误的问题。

比较单元50将输出信号Vo的电平与上临界电平(譬如Vref/2)与下临界电平(譬如-Vref/2)比较，并输出代表比较结果的指示信号。其中上临界电平与下临界电平，分别譬如为Vref/2与-Vref/2，定义理想中输出信号Vo的既定电平范围。值得注意的是，此实施例的上临界电平的绝对值等于下临界电平的绝对值，但于其他实施例两者可以不相同。

此外，指示信号譬如可包括指示子信号S_lead及S_lag，比较单元50包括比较子单元51及52，以分别提供指示子信号S_lead及S_lag。进一步的说，比较子单元51比较输出信号Vo的电平及上临界电平Vref/2，并于输出信号Vo实质上高于上临界电平Vref/2(即是模拟数字转换单元320所接收的时钟信号clk2的相位领先采样保持单元310所接收的时钟信号clk1的相位)时，提供致能的指示子信号S_lead。类似地，比较子单元52比较输出信号Vo的电平及下临界电平-Vref/2，并于输出信号Vo实质上低于下临界电平-Vref/2(即是模拟数字转换单元320所接收的时钟信号clk2的相位落后采样保持单元310所接收的时钟信号clk1的相位)时提供致能的指示子信号S_lag。

控制单元60接收模拟数字转换单元320提供的数字值Dd0；此外，控制单元60还参考指示子信号S_lead及S_lag，来判断输出信号Vo的电平是否落于既定电平范围Vref/2至-Vref/2之内，并据以针对数字值Dd0进行调整，以提供调整后的数字值Dd0'。

当指示信号指示输出信号Vo的电平实质上落于既定电平范围Vref/2至-Vref/2内时，控制单元60不针对数字值Dd0进行调整，换句话说，数字值Dd0’与数字值Dd0实质上相同。

相反地，当指示信号指示输出信号Vo的电平实质上落于电平范围Vref/2至-Vref/2外时，控制单元60针对数字值Dd0进行数值修正，以输出调整后的数字值Dd0’。进一步的说，当接收到致能的指示子信号S_lead(即是输出信号Vo实质上高于上临界值Vref/2)时，且数字值Dd0小于其的最大值(即是数值(11)₂)时，控制单元60将数字值Dd0加一既定数，并据以输出数字值Dd0’。当接收到致能的指示信号S_lag(即是输出信号Vo的电平实质上低于下临界电平-Vref/2)时，且数字值Dd0大于其的最小值(即是数值(00)₂)时，控制单元60将数字值Dd0减该既定数，并据以输出数字值Dd0’。该既定数譬如为1。

综合以上，通过比较单元50及控制单元60的操作，乘法模拟数字转换器100’可参考输出信号Vo的电平偏移情形，来得知模拟数字转换单元320所接收的时钟信号clk2及采样保持单元310所接收的时钟信号clk1之间的相位偏移情形，并据以针对数字值Dd0进行数值调正，藉此得到正确的数字值Dd0’。

举一个操作实例来说，控制单元60可以组合逻辑电路来实现。在乘法模拟数字转换器100’为1.5位的模拟数字转换器的例子中，控制单元60的真值表及逻辑电路譬如可分别如图9及图10所示，而其的数字值Dd0’的两个位Dd0’_MSB及Dd0’_LSB可分别以下列逻辑运算式表示：

${\mathrm{Dd}0}^{\′}\_\mathrm{MSB}=\stackrel{\‾}{S\_\mathrm{lag}}\×\mathrm{Dd}0\_\mathrm{MSB}\×\mathrm{Dd}0\_\mathrm{LSB}+S\_\mathrm{lead}\×\stackrel{\‾}{S\_\mathrm{lag}}\×\mathrm{Dd}0\_\mathrm{LSB}$

${\mathrm{Dd}0}^{\′}\_\mathrm{LSB}=\stackrel{\‾}{S\_\mathrm{lead}}\×\mathrm{Dd}0\_\mathrm{MSB}\×\mathrm{Dd}0\_\mathrm{LSB}+\stackrel{\‾}{S\_\mathrm{lag}}\×\mathrm{Dd}0\_\mathrm{LSB}+S\_\mathrm{lead}\×\stackrel{\‾}{S\_\mathrm{lag}}\×\mathrm{Dd}0\_\mathrm{MSB}$

请参照图11，其绘示依据一实施例的图5的乘法模拟数字转换器100’的实际电路图。如于图5的相关说明中所述，本实施例的乘法模拟数字转换器100’与图2的乘法模拟数字转换器100不同之处在于其中还包括比较单元50及控制单元60，其分别针对输出信号Vo进行比较以得到指示子信号S_lead及S_lag，及根据指示子信号S_lead、S_lag及数字值Dd0_MSB及Dd0_LSB来得到数字值Dd0’_MSB及Dd0’_LSB。

此外，在控制单元60前述针对数字值Dd0’进行的修正操作的同时，原信号top、mid及bot亦对应地受到修正；控制单元60还输出修正后的信号top’、mid’及bot’，其分别对应地在数字值Dd0’具有数值(00)₂、(01)₂及(11)₂时为致能。关于图11的其他细节可参照图3的说明，在此为简明起见不再赘述。

在本发明前述第一及第二实施例中，虽仅以乘法模拟数字转换器100及100’为1.5位的模拟数字转换器的情形为例作说明，然而，本实施例的乘法模拟数字转换器并不局限于此。在其他例子中，本实施例的乘法模拟数字转换器还可为具有其他位数的模拟数字转换器。举另一个实施例来说，本实施例的乘法模拟数字转换器可为2.5位的模拟数字转换器，而其对应的控制电路560例如具有如图12所述的逻辑电路结构。而其他位数的控制电路的逻辑电路结构与真值表也可类推。

值得注意的是，在图1的管线模拟数字转换器1的电路设计中，省去前级前级采样保持电路的情形为例作说明，然而，本公开的管线模拟数字转换器并不局限于此。在其他实施例的管线模拟数字转换器中，也可在设置有前级采样保持电路的情况下，采用本申请前述各实施例的乘法模拟数字转换器的电路设计。

综合以上，在上述的实施例中，通过额外设置比较单元及控制单元，乘法模拟数字转换器可参考输出信号的电平偏移情形，来针对模拟数字转换单元所输出的数字值进行调正，因此降低了数字值的误差。此外，在应用上述乘法模拟数字转换器的管线模拟数字转换器中，根据设计上的需求，可进一步省去前级前级采样保持电路，而解决高耗能功率及电路面积较大的问题。

综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书所界定者为准。

Claims (13)

1.一种乘法模拟数字转换器(Multiplying Analog-to-digital Converter)，包括：

一采样保持单元，针对一模拟信号进行采样，以得到一采样电平；

一模拟数字转换单元，针对该模拟信号转换得到一数字信号，其中该数字信号的数值范围介于一最小值及一最大值之间；

一数字模拟转换单元，针对该数字信号转换得到一还原信号电平；

一运算单元，根据该采样电平及该还原信号电平的差值产生一输出信号；

一比较单元，将该输出信号的电平与一上临界电平与一下临界电平比较，并输出代表比较结果的一指示信号，其中该上临界电平与该下临界电平定义一既定电平范围；以及

一控制单元，当该指示信号指示该输出信号的电平落于该既定电平范围外时，平移该数字信号的数值并据以输出一调整后的数字信号。

2.如权利要求1所述的乘法模拟数字转换器，其中该运算单元包括：

一减法器，将该采样电平及该还原信号电平相减；以及

一运算放大器，依据该减法器的该相加结果以产生该输出信号。

3.如权利要求1所述的乘法模拟数字转换器，其中

该指示信号指示该输出信号的电平实质上高于该上临界电平且该数字信号小于该最大值时，该控制单元将该数字信号的数值加一既定数。

4.如权利要求1所述的乘法模拟数字转换器，其中当该指示信号指示该输出信号的电平实质上低于该下临界电平且该数字信号大于该最小值时，该控制单元将该数字信号的数值减一既定数。

5.如权利要求1所述的乘法模拟数字转换器，其中该指示信号包括一第一及一第二指示子信号，该比较单元包括：

一第一比较子单元，比较该输出信号的电平及该上临界电平，并于该输出信号实质上高于该上临界电平时提供致能的该第一指示子信号；及

一第二比较子单元，比较该输出信号的电平及该下临界电平，并于该输出信号实质上低于该下临界电平时提供致能的该第二指示子信号。

6.如权利要求1所述的乘法模拟数字转换器，其中该采样保持单元、该数字模拟转换单元及该运算单元被实施为一切换电容电路。

7.一种乘法模拟数字转换器(Multiplying Analog-to-digital Converter)，包括：

一模拟数字转换单元，针对一模拟信号转换得到一数字信号，其中该数字信号的数值范围介于一最小值及一最大值之间；

一切换电容电路，依据该模拟信号与该数字信号以产生一输出信号；

一比较单元，将该输出信号的电平与一上临界电平与一下临界电平比较，并输出代表比较结果的一指示信号，其中该上临界电平与该下临界电平定义一既定电平范围；以及

一控制单元，当该指示信号指示该输出信号的电平落于该既定电平范围外时，平移该数字信号的数值并据以输出一调整后的数字信号。

8.如权利要求7所述的乘法模拟数字转换器，其中该切换电容电路包括：

一至多个开关，耦接于该模拟信号，并且当中至少一个开关依据该数字信号来作切换；

一至多个电容，耦接至该一至多个开关；以及

一运算放大器，包括一输入节点耦接至该一至多个电容，以及一输出节点产生该输出信号。

9.如权利要求7所述的乘法模拟数字转换器，其中

该指示信号指示该输出信号的电平实质上高于该上临界电平且该数字信号小于该最大值时，该控制单元将该数字信号的数值加一既定数。

10.如权利要求7所述的乘法模拟数字转换器，其中当该指示信号指示该输出信号的电平实质上低于该下临界电平且该数字信号大于该最小值时，该控制单元将该数字信号的数值减一既定数。

11.如权利要求7所述的乘法模拟数字转换器，其中该指示信号包括一第一及一第二指示子信号，该比较单元包括：

一第一比较子单元，比较该输出信号的电平及该上临界电平，并于该输出信号实质上高于该上临界电平时提供致能的该第一指示子信号；及

一第二比较子单元，比较该输出信号及该下临界电平，并于该输出信号实质上低于该下临界电平时提供致能的该第二指示子信号。

12.一种管线(Pipeline)模拟数字转换器(Digital to Analog Converter)，包括：

如权利要求1所述的乘法模拟数字转换器；以及

一至多个后级乘法模拟数字转换器，用以根据该第一输出信号提供一第二数字信号。

13.一种管线(Pipeline)模拟数字转换器(Digital to Analog Converter)，包括：

如权利要求7所述的乘法模拟数字转换器；以及

一至多个后级乘法模拟数字转换器，用以根据该第一输出信号提供一第二数字信号。

Images