CN103456269A - 移位寄存电路 - Google Patents

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Abstract

本发明提供一种移位寄存电路，适于驱动一有机发光二极管显示面板。此移位寄存电路包括有多个串接的电路级。每一电路级包括有二个移位寄存器与一个使能信号产生电路，且一移位寄存器包括有二个晶体管、一个输入单元与一个禁能单元。使能信号产生电路用以依据上述二个移位寄存器中的四个晶体管的控制端上的信号而产生一使能信号。采用本申请提供的移位寄存电路，每一电路级的电路设计相对简单，电路尺寸相对小，成本也相对低。

Description

移位寄存电路
技术领域
本发明涉及显示器技术领域，尤其涉及一种适于驱动有机发光二极管显示面板的移位寄存电路。
背景技术
图1绘示有机发光二极管显示面板中的有机发光二极管像素的电路架构。请参照图1，此有机发光二极管像素100由晶体管102～112、电容114～116与有机发光二极管118所组成，且晶体管102～112皆采用P型晶体管来实现。此外，在图1中，标示OVDD表示电源电压，标示OVSS表示参考电位，标示VDATA表示数据信号，标示VINT表示预设电压，标示S1与S2皆表示扫描信号，而标示EM表示使能信号。图2绘示扫描信号S1、扫描信号S2与使能信号EM的时序关系。在驱动有机发光二极管像素100时，必须利用具有多个串接的电路级的一移位寄存电路(未绘示)中的其中一电路级来提供扫描信号S1、扫描信号S2与使能信号EM，以使有机发光二极管像素100能依据数据信号VDATA显示对应图像。
然而，由于已知的移位寄存电路中的每一电路级需要采用到至少五十个晶体管来进行电路设计，因此其每一电路级不仅电路设计极其复杂，电路尺寸庞大，成本也高。
发明内容
针对现有技术存在的问题，本发明提供一种移位寄存电路，其每一电路级在同样提供一扫描信号S1、一扫描信号S2与一使能信号EM的情况下只需采用二十几个晶体管，因此其每一电路级的电路设计相对简单，电路尺寸相对小，成本也相对低。
本发明提出一种移位寄存电路，其适于驱动有机发光二极管显示面板。此移位寄存电路包括有多个串接的电路级，每一电路级包括有第一移位寄存器、第二移位寄存器与使能信号产生电路。第一移位寄存器包括有第一晶体管、第二晶体管、第一输入单元与第一禁能单元。第一晶体管具有第一控制端、第一端与第二端，且第一端用以接收第一时钟脉冲信号，而第二端电性连接上述有机发光二极管显示面板中的有机发光二极管像素，并用以作为第一移位寄存器的输出端。第二晶体管具有第二控制端、第三端与第四端，且第三端电性连接上述第二端，而第四端用以电性连接第一参考电位。第一输入单元电性连接前一级电路级与上述第一控制端，用以接收至少一输入信号，并据以对第一控制端充电，以进一步控制第一晶体管的导通状态而自上述第二端输出第一扫描信号至上述机发光二极管像素，其中第一输入单元所接收的输入信号包括前一电路级中的第一移位寄存器所输出的第二扫描信号。第一禁能单元电性连接上述第一控制端、上述第二控制端与第一参考电位，用以依据至少一控制信号而将第一控制端与第二控制端电性连接至第一参考电位。第二移位寄存器包括有第三晶体管、第四晶体管、第二输入单元与第二禁能单元。第三晶体管具有第三控制端、第五端与第六端，且第五端用以接收第一时钟脉冲信号的反相信号，而所述第六端电性连接有机发光二极管像素，并用以作为第二移位寄存器的输出端。第四晶体管具有第四控制端、第七端与第八端，且第七端电性连接第六端，而第八端用以电性连接第一参考电位。第二输入单元用以接收第一时钟脉冲信号与第一扫描信号，并据以对第三控制端充电，以进一步控制第三晶体管的导通状态而自第六端输出第三扫描信号至有机发光二极管像素。第二禁能单元电性连接第三控制端、第四控制端与第一参考电位，用以依据至少一控制信号而将第三控制端与第四控制端电性连接至第一参考电位。至于使能信号产生电路，其电性连接有机发光二极管像素、第一控制端、第二控制端、第三控制端与第四控制端，并用以依据第一控制端上的信号、第二控制端上的信号、第三控制端上的信号与第四控制端上的信号而产生使能信号至有机发光二极管像素，其中使能信号的使能期间涵盖第二控制端上的信号的使能期间与第四控制端上的信号的使能期间。
本发明采用二个几乎相同的移位寄存器与一个使能信号产生电路来构建移位寄存电路中的每一电路级。由于每一电路级的使能信号产生电路所需采用的晶体管数目与每一移位寄存器中的输入单元与禁能单元所需采用的晶体管数目皆不多，使得每一电路级在同样提供一扫描信号S1、一扫描信号S2与一使能信号EM的情况下只需采用二十几个晶体管，因此每一电路级的电路设计相对简单，电路尺寸相对小，成本也相对低。
附图说明
图1绘示有机发光二极管显示面板中的有机发光二极管像素的电路架构。
图2绘示扫描信号S1、扫描信号S2与使能信号EM的时序关系。
图3绘有依照本发明一实施例的移位寄存电路。
图4绘示输入单元336、输入单元346、禁能单元338与禁能单元348的其中一种实现方式。
图5绘示使能信号产生电路350的其中一种实现方式。
图6绘示图4与图5中的主要信号的时序关系。
图7绘示输入单元336、禁能单元338与禁能单元348的另一种实现方式。
图8～图10绘示输入单元336的另外三种不同的实现方式。
图11用以说明一电路级包括有三个以上的移位寄存器的实现方式。
图12绘示一电路级包括有三个移位寄存器时的使能信号产生电路的实现方式。
[主要元件附图标记说明]
100、412：有机发光二极管像素
102～112、332、334、342、344、336-1～336-2、336-3～336-4、336-5～336-7、338-1～338-4、338-7～338-12、346-1、348-1～348-4、348-7～348-12、350-1～350-6、1250-1～1250-6：晶体管
114～116、338-5～338-6、348-5～348-6、338-13、348-13：电容
118：有机发光二极管
310：移位寄存电路
320、1120：电路级
330、1130：第一移位寄存器
336、346：输入单元
338、348：禁能单元
340、1140：第二移位寄存器
350、1210、1250：使能信号产生电路
410：有机发光二极管显示面板
1150：第三移位寄存器
1160：第四移位寄存器
CA1～CAr、CB1～CBj：控制信号
CK、Bi：时钟脉冲信号
EM、EM[N]：使能信号
IN1～INk：输入信号
OVDD：电源电压
OVSS：参考电位
REF、VGL：参考电位
S1、S2、S1[N]、S2[N]、S3[N]、S4[N]、S1[N-1]、S1[N+1]：扫描信号
V11、V12、V21、V22、V31、V32、V41、V42：晶体管的控制端上的信号
VDATA：数据信号
VINT：预设电压
XBi：时钟脉冲信号Bi的反相信号
XCK：时钟脉冲信号CK的反相信号
具体实施方式
图3绘示依照本发明一实施例的移位寄存电路。请参照图3，标示310即表示所述的移位寄存电路。此移位寄存电路310适于驱动有机发光二极管显示面板410。移位寄存电路310包括有多个串接的电路级320，每一电路级320包括有第一移位寄存器330、第二移位寄存器340与使能信号产生电路350。为方便说明，在以下的叙述中，假设图3所示的电路级320为移位寄存电路310中的第N个电路级，其中N为自然数。
第一移位寄存器330包括有晶体管332、晶体管334、输入单元336与禁能单元338。在此例中，晶体管332与334皆采用P型晶体管来实现。晶体管332具有控制端、第一端与第二端，且晶体管332的第一端用以接收时钟脉冲信号CK，而晶体管332的第二端电性连接机发光二极管显示面板410中的有机发光二极管像素412，并用以作为第一移位寄存器330的输出端。在P型晶体管中，其栅极端即用以作为上述的控制端，其源极端为每一晶体管的第一端与第二端中电压较高的一端，而漏极端则为每一晶体管的第一端与第二端中电压较低的一端。顺带一提的是，在N型晶体管中，其栅极端也用以作为控制端，其漏极端为每一晶体管的第一端与第二端中电压较高的一端，而源极端则为每一晶体管的第一端与第二端中电压较低的一端。
此外，在此例中，有机发光二极管显示面板410中的有机发光二极管像素皆可以是采用图1所示的有机发光二极管像素100的电路架构来实现，然此并非用以限制本发明。晶体管334也具有控制端、第一端与第二端，且晶体管334的第一端电性连接晶体管332的第二端，而晶体管334的第二端用以电性连接参考电位REF。输入单元336电性连接前一级电路级(即第N-1个电路级，详细内容后述)与晶体管332的控制端，用以接收至少一输入信号(如标示IN1～INk所示，其中k为自然数)，并据以对晶体管332的控制端充电，以进一步控制晶体管332的导通状态而自其第二端输出扫描信号S1[N]至有机发光二极管像素412。输入单元336所接收的输入信号IN1～INk包括前一电路级中的第一移位寄存器所输出的扫描信号(详细内容后述)。禁能单元338电性连接晶体管332的控制端、晶体管334的控制端与参考电位REF，用以依据至少一控制信号(如标示CA1～CAr所示，其中r为自然数)而将晶体管332的控制端与晶体管334的控制端电性连接至参考电位REF。
第二移位寄存器340包括有晶体管342、晶体管344、输入单元346与禁能单元348。在此例中，晶体管342与344皆采用P型晶体管来实现。晶体管342具有控制端、第一端与第二端，且晶体管342的第一端用以接收时钟脉冲信号CK的反相信号XCK，而晶体管342的第二端电性连接有机发光二极管像素412，并用以作为第二移位寄存器340的输出端。晶体管344也具有控制端、第一端与第二端，且晶体管344的第一端电性连接晶体管342的第二端，而晶体管344的第二端用以电性连接参考电位REF。输入单元346用以接收时钟脉冲信号CK与扫描信号S1[N]，并据以对晶体管342的控制端充电，以进一步控制晶体管342的导通状态而自其第二端输出扫描信号S2[N]至有机发光二极管像素412。禁能单元348电性连接晶体管342的控制端、晶体管344的控制端与参考电位REF，用以依据至少一控制信号(如标示CB1～CBj所示，其中j为自然数)而将晶体管342的控制端与晶体管344的控制端电性连接至参考电位REF。
至于所述的使能信号产生电路350，其电性连接有机发光二极管像素412、晶体管332的控制端、晶体管334的控制端、晶体管342的控制端与晶体管344的控制端，并用以依据晶体管332的控制端上的信号V11、晶体管334的控制端上的信号V12、晶体管342的控制端上的信号V21与晶体管344的控制端上的信号V22而产生使能信号EM[N]至有机发光二极管像素412。其中使能信号EM[N]的使能期间涵盖晶体管334的控制端上的信号V12的使能期间与晶体管344的控制端上的信号V22的使能期间(详细内容后述)。
图4绘示输入单元336、输入单元346、禁能单元338与禁能单元348的其中一种实现方式。在图4中，标示与图3中的标示相同者表示为相同的物件或信号。请参照图4，在此例中，输入单元336接收三个输入信号，而这三个输入信号包括前一电路级(即第N-1个电路级)中的第一移位寄存器所输出的扫描信号S1[N-1]、下一电路级(即第N+1个电路级)中的第一移位寄存器所输出的扫描信号S1[N+1]与时钟脉冲信号Bi。此例的输入单元336包括有晶体管336-1与336-2，且晶体管336-1与336-2皆以P型晶体管来实现。晶体管336-1具有控制端、第一端与第二端，且晶体管336-1的控制端用以接收扫描信号S1[N-1]，晶体管336-1的第一端用以接收时钟脉冲信号Bi，而晶体管336-1的第二端电性连接晶体管332的控制端。晶体管336-2也具有控制端、第一端与第二端，且晶体管336-2的控制端用以接收扫描信号S1[N+1]，晶体管336-2的第一端电性连接晶体管336-1的第一端，而晶体管336-2的第二端也电性连接晶体管332的控制端。
此外，此例的禁能单元338接收二个控制信号，而这二个控制信号包括时钟脉冲信号CK与参考电位VGL(即栅极信号的低电平)。此禁能单元338包括有晶体管338-1～338-4与电容338-5～338-6，且晶体管338-1～338-4皆以P型晶体管来实现。电容338-5的其中一端电性连接时钟脉冲信号CK。电容338-6的其中一端电性连接晶体管332的第二端。晶体管338-1具有控制端、第一端与第二端，且晶体管338-1的控制端电性连接晶体管332的控制端，晶体管338-1的第一端电性连接电容338-5的另一端，而晶体管338-1的第二端电性连接前述的参考电位REF。在此例中，参考电位REF是以栅极信号的高电平VGH来实现。晶体管338-2具有控制端、第一端与第二端，且晶体管338-2的控制端电性连接电容338-5的另一端，而晶体管338-2的第一端用以接收参考电位VGL。晶体管338-3具有控制端、第一端与第二端，且晶体管338-3的控制端电性连接晶体管332的控制端，晶体管338-3的第一端电性连接晶体管338-2的第二端，而晶体管338-3的第二端电性连接参考电位REF。晶体管338-4也具有控制端、第一端与第二端，且晶体管338-4的控制端电性连接晶体管334的控制端与晶体管338-3的第一端，晶体管338-4的第一端电性连接晶体管332的控制端与电容338-6的另一端，而晶体管338-4的第二端电性连接参考电位REF。
另外，此例的输入单元346包括有晶体管346-1，且晶体管346-1是以P型晶体管来实现。晶体管346-1具有控制端、第一端与第二端，且晶体管346-1的控制端电性连接晶体管332的第一端与时钟脉冲信号CK，晶体管346-1的第一端电性连接晶体管332的第二端以接收扫描信号S1[N]，而晶体管346-1的第二端电性连接晶体管342的控制端。
至于禁能单元348，其电路架构与禁能单元338的电路架构相同，并同样用以接收二个控制信号，而这二个控制信号包括时钟脉冲信号CK的反相信号XCK与参考电位VGL。此禁能单元348包括有晶体管348-1～348-4与电容348-5～348-6，且晶体管348-1～348-4皆以P型晶体管来实现。电容348-5的其中一端电性连接时钟脉冲信号CK的反相信号XCK。电容348-6的其中一端电性连接晶体管342的第二端。晶体管348-1具有控制端、第一端与第二端，且晶体管348-1的控制端电性连接晶体管342的控制端，晶体管348-1的第一端电性连接电容348-5的另一端，而晶体管348-1的第二端电性连接参考电位REF。晶体管348-2具有控制端、第一端与第二端，且晶体管348-2的控制端电性连接电容348-5的另一端，而晶体管348-2的第一端用以接收参考电位VGL。晶体管348-3具有控制端、第一端与第二端，且晶体管348-3的控制端电性连接晶体管342的控制端，晶体管348-3的第一端电性连接晶体管348-2的第二端，而晶体管348-3的第二端电性连接参考电位REF。晶体管348-4也具有控制端、第一端与第二端，且晶体管348-4的控制端电性连接晶体管344的控制端与晶体管348-3的第一端，晶体管348-4的第一端电性连接晶体管342的控制端与电容348-6的另一端，而晶体管348-4的第二端电性连接参考电位REF。
图5绘示使能信号产生电路350的其中一种实现方式。在图5中，标示与图3中的标示相同者表示为相同的信号，而标示与图4中的标示相同者也表示为相同的信号。请参照图5，此例的使能信号产生电路350包括有晶体管350-1～350-6，且晶体管350-1～350-6皆以P型晶体管来实现。晶体管350-1具有控制端、第一端与第二端，且晶体管350-1的控制端电性连接晶体管334的控制端(其传送的信号以V12来表示)，而晶体管350-1的第一端用以电性连接参考电位VGL。晶体管350-2也具有控制端、第一端与第二端，且晶体管350-2的控制端电性连接晶体管344的控制端(其传送的信号以V22来表示)，晶体管350-2的第一端电性连接晶体管350-1的第二端，而晶体管350-2的第二端用以输出使能信号EM[N]。
晶体管350-3具有控制端、第一端与第二端，且晶体管350-3的控制端电性连接晶体管344的控制端(其传送的信号以V22来表示)，而晶体管350-3的第一端电性连接晶体管350-1的第一端与参考电位VGL。晶体管350-4也具有控制端、第一端与第二端，且晶体管350-4的控制端电性连接晶体管334的控制端(其传送的信号以V12来表示)，晶体管350-4的第一端电性连接晶体管350-3的第二端，而晶体管350-4的第二端电性连接晶体管350-2的第二端。晶体管350-5具有控制端、第一端与第二端，且晶体管350-5的控制端电性连接晶体管332的控制端(其传送的信号以V11来表示)，而晶体管350-5的第一端电性连接晶体管350-2的第二端。晶体管350-6也具有控制端、第一端与第二端，且晶体管350-6的控制端电性连接晶体管342的控制端(其传送的信号以V21来表示)，晶体管350-6的第一端电性连接晶体管350-4的第二端，而晶体管350-6的第二端电性连接晶体管350-5的第二端与参考电位REF。在此例中，参考电位REF也以栅极信号的高电平VGH来实现。值得一提的是，由于晶体管350-3与350-4与晶体管350-1与350-2对称地配置，且功能也相同，因此使用者也可选择仅采用晶体管350-3与350-4，或仅采用晶体管350-1与350-2。以图4与图5所示的实现方式来看，每一电路级仅采用21个晶体管。
图6绘示图4与图5中的主要信号的时序关系。在图6中，标示与图4中的标示相同的表示为相同信号，而标示与图5中的标示相同的也表示为相同信号。而如前面所述，使能信号EM[N]的使能期间涵盖晶体管334的控制端上的信号V12的使能期间与晶体管344的控制端上的信号V22的使能期间。在此，所谓的使能期间，是指信号由平常保持的电位转换至其他电位的期间。于P型晶体管中，且以使能信号EM[N]、信号V12与信号V22为例，就是指这三个信号由平常保持的低电位(low)转换为高电位(high)的期间。值得一提的是，透过信号V11与V12来做逻辑控制，所产生的使能信号EM[N]的使能期间就可以较长。以图6与图2所示的使能信号EM[N]与EM来比较，使能信号EM[N]的使能期间是使能信号EM的二倍。因此，采用使能信号EM[N]可让开启晶体管的效果较佳，同时又能兼顾电路的尺寸。此外，由图6亦可知，使能信号EM[N]的使能期间为扫描信号S1[N]与S2[N]这二者的使能期间的并集（联集）的二倍。反之，于N型晶体管中，使能期间则为使能信号EM[N]、信号V12与信号V22由平常保持的高电位(high)转换为低电位(low)的期间。
图7绘示输入单元336、禁能单元338与禁能单元348的另一种实现方式。在图7中，标示与图3中的标示相同的表示为相同的物件或信号，而标示与图4中的标示相同的也表示为相同的物件或信号。请参照图7，在此例中，输入单元336接收四个输入信号，而这四个输入信号包括前一电路级(即第N-1个电路级)中的第一移位寄存器所输出的扫描信号S1[N-1]、下一电路级(即第N+1个电路级)中的第一移位寄存器所输出的扫描信号S1[N+1]、时钟脉冲信号Bi与时钟脉冲信号Bi的反相信号XBi。此输入单元336包括有晶体管336-3与336-4，且晶体管336-3与336-4皆以P型晶体管来实现。晶体管336-3具有控制端、第一端与第二端，且晶体管336-3的控制端用以接收扫描信号S1[N-1]，晶体管336-3的第一端用以接收时钟脉冲信号Bi，而晶体管336-3的第二端电性连接晶体管332的控制端。晶体管336-4也具有控制端、第一端与第二端，且晶体管336-4的控制端用以接收扫描信号S1[N+1]，晶体管336-4的第一端电性连接晶体管332的控制端，而晶体管336-4的第二端用以接收时钟脉冲信号Bi的反相信号XBi。
此外，此例的禁能单元338接收一个控制信号，而这个控制信号是以参考电位VGL来实现。此禁能单元338包括有晶体管338-7～338-12与电容338-13，且晶体管338-7～338-12皆以P型晶体管来实现。电容338-13电性连接于晶体管332的控制端与晶体管332的第二端之间。晶体管338-7具有控制端、第一端与第二端，且晶体管338-7的控制端与晶体管338-7的第一端皆电性连接参考电位VGL。晶体管338-8具有控制端、第一端与第二端，且晶体管338-8的控制端电性连接晶体管332的控制端，晶体管338-8的第一端电性连接晶体管338-7的第二端，而晶体管338-8的第二端电性连接参考电位REF。在此例中，参考电位REF也以栅极信号的高电平VGH来实现。
晶体管338-9具有控制端、第一端与第二端，且晶体管338-9的控制端电性连接晶体管338-7的第二端，晶体管338-9的第一端电性连接参考电位VGL，晶体管338-9的第二端电性连接晶体管334的控制端。晶体管338-10具有控制端、第一端与第二端，且晶体管338-10的控制端电性连接晶体管332的控制端，晶体管338-10的第一端电性连接晶体管338-9的第二端，而晶体管338-10的第二端电性连接参考电位REF。晶体管338-11具有控制端、第一端与第二端，且晶体管338-11的控制端电性连接晶体管338-9的第二端与晶体管334的控制端，而晶体管338-11的第一端电性连接晶体管332的控制端。晶体管338-12也具有控制端、第一端与第二端，且晶体管338-12的控制端电性连接晶体管338-11的控制端，晶体管338-12的第一端电性连接晶体管338-11的第二端，而晶体管338-12的第二端电性连接参考电位REF。
另外，此例的输入单元346也同样以晶体管346-1来实现，其电性连接方式已呈现在图4中，在此便不再赘述。至于禁能单元348，其电路架构与禁能单元338的电路架构相同，并同样用以接收一个控制信号，而这个控制信号同样以参考电位VGL来实现。此禁能单元348包括有晶体管348-7～348-12与电容348-13，且晶体管348-7～348-12皆以P型晶体管来实现。电容348-13电性连接于晶体管342的控制端与晶体管342的第二端之间。晶体管348-7具有控制端、第一端与第二端，且晶体管348-7的控制端与晶体管348-7的第一端皆电性连接参考电位VGL。晶体管348-8具有控制端、第一端与第二端，且晶体管348-8的控制端电性连接晶体管342的控制端，晶体管348-8的第一端电性连接晶体管348-7的第二端，而晶体管348-8的第二端电性连接参考电位REF。在此例中，参考电位REF也以栅极信号的高电平VGH来实现。
晶体管348-9具有控制端、第一端与第二端，且晶体管348-9的控制端电性连接晶体管348-7的第二端，晶体管348-9的第一端电性连接参考电位VGL，晶体管348-9的第二端电性连接晶体管344的控制端。晶体管348-10具有控制端、第一端与第二端，且晶体管348-10的控制端电性连接晶体管342的控制端，晶体管348-10的第一端电性连接晶体管348-9的第二端，而晶体管348-10的第二端电性连接参考电位REF。晶体管348-11具有控制端、第一端与第二端，且晶体管348-11的控制端电性连接晶体管348-9的第二端与晶体管344的控制端，而晶体管348-11的第一端电性连接晶体管342的控制端。晶体管348-12也具有控制端、第一端与第二端，且晶体管348-12的控制端电性连接晶体管348-11的控制端，晶体管348-12的第一端电性连接晶体管348-11的第二端，而晶体管348-12的第二端电性连接参考电位REF。以图7与图5所示的实现方式来看，每一电路级仅采用25个晶体管。
值得一提的是，第一移位寄存器330的输入单元336并非只有图4与图7所示的这二种实现方式，事实上，此输入单元336还可以有其他的实现方式，以下将再列举三个实施方式来举例说明。图8～图10绘示输入单元336的另外三种不同的实现方式。在这三个图式中，标示与图3中的标示相同的表示为相同物件或信号，而标示与图4中的标示相同的表示为相同物件或信号。
请先参照图8，如图8所示，此例的输入单元336接收二个输入信号，且这二个输入信号包括时钟脉冲信号CK与前一电路级(即第N-1个电路级)中的第一移位寄存器所输出的扫描信号S1[N-1]。此输入单元336包括有晶体管336-5，且此晶体管336-5是采用P型晶体管来实现。晶体管336-5具有控制端、第一端与第二端，且晶体管336-5的控制端用以接收时钟脉冲信号CK，晶体管336-5的第一端用以接收扫描信号S1[N-1]，而晶体管336-5的第二端电性连接晶体管332的控制端。
请参照图9，如图9所示，此例的输入单元336接收一个输入信号，且此输入信号是前一电路级(即第N-1个电路级)中的第一移位寄存器所输出的扫描信号S1[N-1]。输入单元336包括有晶体管336-6，且此晶体管336-6采用P型晶体管来实现。晶体管336-6具有控制端、第一端与第二端，且晶体管336-6的控制端与第一端互相电性连接，晶体管336-6的第一端用以接收扫描信号S1[N-1]，而晶体管336-6的第二端电性连接晶体管332的控制端。
请参照图10，如图10所示，此例的输入单元336接收二个输入信号，且这二个输入信号包括参考电位VGL与前一电路级(即第N-1个电路级)中的第一移位寄存器所输出的扫描信号S1[N-1]。此输入单元336包括有晶体管336-7，且此晶体管336-7是采用P型晶体管来实现。晶体管336-7具有控制端、第一端与第二端，且晶体管336-7的第一端电性连接参考电位VGL，晶体管336-7的控制端用以接收扫描信号S1[N-1]，而晶体管336-7的第二端电性连接晶体管332的控制端。
尽管在前述各实施例中，每个电路级320仅包括有第一移位寄存器330与第二移位寄存器340，然而在其他实施例中，每个电路级也可以是包括有三个以上的移位寄存器，以图11来举例说明之。
图11用以说明一电路级包括有三个以上的移位寄存器的实现方式。如图11所示，此电路级1120包括有第一移位寄存器1130、第二移位寄存器1140、第三移位寄存器1150、第四移位寄存器1160…等多个移位寄存器，并包括有使能信号产生电路1210。第一移位寄存器1130同样用以接收时钟脉冲信号CK及至少一输入信号(如标示IN1～INk所示)，并将用以产生扫描信号S1[N]的二个晶体管的控制端上的信号V11与V12传送至使能信号产生电路1210。第二移位寄存器1140用以接收时钟脉冲信号CK的反相信号XCK及扫描信号S1[N]，并将用以产生扫描信号S2[N]的二个晶体管的控制端上的信号V21与V22传送至使能信号产生电路1210。第三移位寄存器1150用以接收时钟脉冲信号CK及扫描信号S2[N]，并将用以产生扫描信号S3[N]的二个晶体管的控制端上的信号V31与V32传送至使能信号产生电路1210。第四移位寄存器1160用以接收时钟脉冲信号CK的反相信号XCK及扫描信号S3[N]，并将用以产生扫描信号S4[N]的二个晶体管的控制端上的信号V41与V42传送至使能信号产生电路1210。至于使能信号产生电路1210，其用以依据各移位寄存器传送来的信号而产生使能信号EM[N]。
图12绘示一电路级包括有三个移位寄存器时的使能信号产生电路的实现方式。请参照图12，此使能信号产生电路1250包括有晶体管1250-1～1250-6，且晶体管1250-1～1250-6皆采用P型晶体管来实现。在此图中，标示VGL表示参考电位(即栅极信号的低电平)，标示EM[N]表示使能信号，而标示REF表示参考电位。在此例中，参考电位REF以栅极信号的高电平VGH来实现。此外，在此图中，标示V12、V22与V32分别表示三个移位寄存器中用以输出扫描信号，且电性连接于移位寄存器的输出端与参考电位REF之间的晶体管的控制端上的信号，而标示V11、V21与V31分别表示三个移位寄存器中用以输出扫描信号，且电性连接于移位寄存器的输出端与时钟脉冲信号(或电性连接于移位寄存器的输出端与时钟脉冲信号的反相信号)之间的晶体管的控制端上的信号。
综上所述，本发明采用二个几乎相同的移位寄存器与一个使能信号产生电路来构建移位寄存电路中的每一电路级。由于每一电路级的使能信号产生电路所需采用的晶体管数目与每一移位寄存器中的输入单元与禁能单元所需采用的晶体管数目皆不多，使得每一电路级在同样提供一扫描信号S1、一扫描信号S2与一使能信号EM的情况下只需采用二十几个晶体管，因此每一电路级的电路设计相对简单，电路尺寸相对小，成本也相对低。

Claims (14)

1.一种移位寄存电路，适于驱动一有机发光二极管显示面板，该移位寄存电路包括有多个串接的电路级，每一电路级包括：
一第一移位寄存器，包括：
一第一晶体管，具有一第一控制端、一第一端与一第二端，该第一端用以接收一第一时钟脉冲信号，而该第二端电性连接该有机发光二极管显示面板中的一有机发光二极管像素，并用以作为该第一移位寄存器的输出端；
一第二晶体管，具有一第二控制端、一第三端与一第四端，该第三端电性连接该第一晶体管的该第二端，该第四端用以电性连接一第一参考电位；
一第一输入单元，电性连接前一级电路级与该第一控制端，用以接收至少一输入信号，并据以对该第一控制端充电，以进一步控制该第一晶体管的导通状态而自该第二端输出一第一扫描信号至该机发光二极管像素，其中该第一输入单元所接收的输入信号包括前一电路级中的该第一移位寄存器所输出的一第二扫描信号；以及
一第一禁能单元，电性连接该第一控制端、该第二控制端与该第一参考电位，用以依据至少一控制信号而将该第一控制端与该第二控制端电性连接至该第一参考电位；
一第二移位寄存器，包括：
一第三晶体管，具有一第三控制端、一第五端与一第六端，该第五端用以接收该第一时钟脉冲信号的反相信号，而该第六端电性连接该有机发光二极管像素，并用以作为该第二移位寄存器的输出端；
一第四晶体管，具有一第四控制端、一第七端与一第八端，该第七端电性连接该第三晶体管的该第六端，该第八端用以电性连接该第一参考电位；
一第二输入单元，用以接收该第一时钟脉冲信号与该第一扫描信号，并据以对该第三控制端充电，以进一步控制该第三晶体管的导通状态而自该第六端输出一第三扫描信号至该有机发光二极管像素；以及
一第二禁能单元，电性连接该第三控制端、该第四控制端与该第一参考电位，用以依据至少一控制信号而将该第三控制端与该第四控制端电性连接至该第一参考电位；以及
一使能信号产生电路，电性连接该有机发光二极管像素、该第一控制端、该第二控制端、该第三控制端与该第四控制端，并用以依据该第一控制端上的信号、该第二控制端上的信号、该第三控制端上的信号与该第四控制端上的信号而产生一使能信号至该有机发光二极管像素，其中该使能信号的使能期间涵盖该第二控制端上的信号的使能期间与该第四控制端上的信号的使能期间。
2.如权利要求1所述的移位寄存电路，其中该使能信号产生电路包括：
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端电性连接该第二控制端与该第四控制端的其中之一，该第九端用以电性连接一第二参考电位；
一第六晶体管，具有一第六控制端、一第十一端与一第十二端，该第六控制端电性连接该第二控制端与该第四控制端的其中另一控制端，该第十一端电性连接该第十端，该第十二端用以输出该使能信号；
一第七晶体管，具有一第七控制端、一第十三端与一第十四端，该第七控制端电性连接该第一控制端与该第三控制端的其中之一，该第十三端电性连接该第十二端；以及
一第八晶体管，具有一第八控制端、一第十五端与一第十六端，该第八控制端电性连接该第一控制端与该第三控制端的其中另一控制端，该第十五端电性连接该第十三端，该第十六端电性连接该第十四端与该第一参考电位。
3.如权利要求2所述的移位寄存电路，其中该使能信号产生电路还包括：
一第九晶体管，具有一第九控制端、一第十七端与一第十八端，该第九控制端电性连接该第二控制端与该第四控制端的其中之一，该第十七端电性连接该第九端与该第二参考电位；以及
一第十晶体管，具有一第十控制端、一第十九端与一第二十端，该第十控制端电性连接该第二控制端与该第四控制端的其中另一控制端，该第十九端电性连接该第十八端，而该第二十端电性连接该第十二端。
4.如权利要求1所述的移位寄存电路，其中该第一输入单元接收三个输入信号，该三个输入信号包括前一电路级中的该第一移位寄存器所输出的该第二扫描信号、下一电路级中的该第一移位寄存器所输出的一第四扫描信号与一第二时钟脉冲信号，且该第一输入单元包括：
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端用以接收该第二扫描信号，该第九端用以接收该第二时钟脉冲信号，而该第十端电性连接该第一控制端；以及
一第六晶体管，具有一第六控制端、一第十一端与一第十二端，该第六控制端用以接收该第四扫描信号，该第十一端电性连接该第九端与该第二时钟脉冲信号，而该第十二端电性连接该第一控制端。
5.如权利要求1所述的移位寄存电路，其中该第一输入单元接收四个输入信号，该四个输入信号包括前一电路级中的该第一移位寄存器所输出的该第二扫描信号、下一电路级中的该第一移位寄存器所输出的一第四扫描信号、一第二时钟脉冲信号与该第二时钟脉冲信号的反相信号，且该第一输入单元包括：
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端用以接收该第二扫描信号，该第九端用以接收该第二时钟脉冲信号，该第十端电性连接该第一控制端；以及
一第六晶体管，具有一第六控制端、一第十一端与一第十二端，该第六控制端用以接收该第四扫描信号，该第十一端电性连接该第一控制端，而该第十二端用以接收该第二时钟脉冲信号的反相信号。
6.如权利要求1所述的移位寄存电路，其中该第一输入单元接收二个输入信号，该二个输入信号包括该第一时钟脉冲信号与前一电路级中的该第一移位寄存器所输出的该第二扫描信号，且该第一输入单元包括：
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端用以接收该第一时钟脉冲信号，该第九端用以接收该第二扫描信号，而该第十端电性连接该第一控制端。
7.如权利要求1所述的移位寄存电路，其中该第一输入单元接收一个输入信号，该输入信号是前一电路级中的该第一移位寄存器所输出的该第二扫描信号，且该第一输入单元包括：
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端电性连接该第九端，该第九端用以接收该第二扫描信号，而该第十端电性连接该第一控制端。
8.如权利要求1所述的移位寄存电路，其中该第一输入单元接收二个输入信号，该二个输入信号包括一第二参考电位与前一电路级中的该第一移位寄存器所输出的该第二扫描信号，且该第一输入单元包括：
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端用以接收该第二扫描信号，该第九端用以接收该第二参考电位，而该第十端电性连接该第一控制端。
9.如权利要求1所述的移位寄存电路，其中该第二输入单元包括：
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端电性连接该第一端与该第一时钟脉冲信号，该第九端电性连接该第二端以接收该第一扫描信号，而该第十端电性连接该第三控制端。
10.如权利要求1所述的移位寄存电路，其中该第一禁能单元接收二个控制信号，该二个控制信号包括该第一时钟脉冲信号与一第二参考电位，且该第一禁能单元包括：
一第一电容，其一端电性连接该第一时钟脉冲信号；
一第二电容，其一端电性连接该第二端；
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端电性连接该第一控制端，该第九端电性连接该第一电容的另一端，而该第十端电性连接该第一参考电位；
一第六晶体管，具有一第六控制端、一第十一端与一第十二端，该第六控制端电性连接该第一电容的另一端，该第十一端用以接收该第二参考电位；
一第七晶体管，具有一第七控制端、一第十三端与一第十四端，该第七控制端电性连接该第一控制端，该第十三端电性连接该第十二端，而该第十四端电性连接该第一参考电位；以及
一第八晶体管，具有一第八控制端、一第十五端与一第十六端，该第八控制端电性连接该第二控制端与该第十三端，该第十五端电性连接该第一控制端与该第二电容的另一端，而该第十六端电性连接该第一参考电位。
11.如权利要求1所述的移位寄存电路，其中该第二禁能单元接收二个控制信号，该二个控制信号包括该第一时钟脉冲信号的反相信号与一第二参考电位，且该第二禁能单元包括：
一第一电容，其一端电性连接该第一时钟脉冲信号的反相信号；
一第二电容，其一端电性连接该第六端；
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端电性连接该第三控制端，该第九端电性连接该第一电容的另一端，而该第十端电性连接该第一参考电位；
一第六晶体管，具有一第六控制端、一第十一端与一第十二端，该第六控制端电性连接该第一电容的另一端，该第十一端用以接收该第二参考电位；
一第七晶体管，具有一第七控制端、一第十三端与一第十四端，该第七控制端电性连接该第三控制端，该第十三端电性连接该第十二端，而该第十四端电性连接该第一参考电位；以及
一第八晶体管，具有一第八控制端、一第十五端与一第十六端，该第八控制端电性连接该第四控制端与该第十三端，该第十五端电性连接该第三控制端与该第二电容的另一端，而该第十六端电性连接该第一参考电位。
12.如权利要求1所述的移位寄存电路，其中该第一禁能单元接收一个控制信号，该控制信号为一第二参考电位，且该第一禁能单元包括：
一电容，其电性连接于该第一控制端与该第二端之间；
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端与该第九端皆电性连接该第二参考电位；
一第六晶体管，具有一第六控制端、一第十一端与一第十二端，该第六控制端电性连接该第一控制端，该第十一端电性连接该第十端，而该第十二端电性连接该第一参考电位；
一第七晶体管，具有一第七控制端、一第十三端与一第十四端，该第七控制端电性连接该第十端，该第十三端电性连接该第二参考电位；
一第八晶体管，具有一第八控制端、一第十五端与一第十六端，该第八控制端电性连接该第一控制端，该第十五端电性连接该第十四端，而该第十六端电性连接该第一参考电位；
一第九晶体管，具有一第九控制端、一第十七端与一第十八端，该第九控制端电性连接该第十四端与该第二控制端，该第十七端电性连接该第一控制端；以及
一第十晶体管，具有一第十控制端、一第十九端与一第二十端，该第十控制端电性连接该第九控制端，该第十九端电性连接该第十八端，而该第二十端电性连接该第一参考电位。
13.如权利要求1所述的移位寄存电路，其中该第二禁能单元接收一个控制信号，该控制信号为一第二参考电位，且该第二禁能单元包括：
一电容，其电性连接于该第三控制端与该第六端之间；
一第五晶体管，具有一第五控制端、一第九端与一第十端，该第五控制端与该第九端皆电性连接该第二参考电位；
一第六晶体管，具有一第六控制端、一第十一端与一第十二端，该第六控制端电性连接该第三控制端，该第十一端电性连接该第十端，而该第十二端电性连接该第一参考电位；
一第七晶体管，具有一第七控制端、一第十三端与一第十四端，该第七控制端电性连接该第十端，该第十三端电性连接该第二参考电位；
一第八晶体管，具有一第八控制端、一第十五端与一第十六端，该第八控制端电性连接该第三控制端，该第十五端电性连接该第十四端，而该第十六端电性连接该第一参考电位；
一第九晶体管，具有一第九控制端、一第十七端与一第十八端，该第九控制端电性连接该第十四端与该第四控制端，该第十七端电性连接该第三控制端；以及
一第十晶体管，具有一第十控制端、一第十九端与一第二十端，该第十控制端电性连接该第九控制端，该第十九端电性连接该第十八端，而该第二十端电性连接该第一参考电位。
14.如权利要求1所述的移位寄存电路，其中该使能信号的使能期间为该第一扫描信号与该第三扫描信号二者的使能期间的并集的二倍。
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