CN103367450B - 一种抗辐射加固的soi器件及其制备方法 - Google Patents

Abstract

本发明公开了一种抗辐射加固的SOI器件及其制备方法。本发明的SOI器件包括半导体衬底、埋氧层、体区、栅区、源区和漏区、栅侧墙、LDD区及隔离氧化层，其中，在体区的下表面和埋氧层的上表面之间，以及体区在宽度方向上的两个侧壁与隔离氧化层之间设置有U型保护层，沿着沟道的宽度方向形状成U型。本发明在体区中引入U型保护层，即使辐射使得在厚的埋氧层和隔离氧化层中陷入大量的电荷，重掺杂的U型保护层也很难发生反型。对于全耗尽SOI器件，由于埋氧上方存在重掺杂区，背面体区-埋氧层界面处的表面电势不容易受到辐射在埋氧中陷入的正电荷的影响，因此引入重掺杂的U型可以减小辐射对全耗尽SOI器件前栅阈值电压的影响。

Description

一种抗辐射加固的SOI器件及其制备方法

技术领域

本发明涉及微电子机械系统领域，尤其涉及一种抗辐射加固的SOI器件及其制备方法。

背景技术

绝缘衬底上的硅(Silicon-On-Insulator)SOI场效应晶体管相比于传统体硅器件，具有寄生电容小，器件功耗低的优点，而且SOI器件消除了闩锁效应，在高性能超大规模集成电路、高速存贮设备、低功耗电路、高温传感器等领域具有极其广阔的应用前景。但是，SOI器件组成的电子系统应用在空间辐射环境、核辐射环境、模拟源环境和地面辐射环境时，尽管埋氧层抑制了衬底脉冲电流的干扰，光子、电子及高能离子等带电离子还是会在SOI器件的埋氧层产生严重的电离损伤。随着集成电路技术的发展，SOI的栅氧化层厚度小于10纳米，栅氧化层的电离损伤对SOI器件性能的影响可以忽略不计，但是，SOI器件的厚埋氧层和器件隔离氧化层对辐射的电离损伤仍十分敏感。在辐射环境下，带电离子在厚埋氧层和器件隔离氧化层中引入陷阱电荷。SOI器件的埋氧层和隔离氧化层的材料是二氧化硅，由于二氧化硅中的陷阱对空穴的俘获效率(trappingefficient)相比于对电子的俘获效率大二到三个数量级，所以埋氧层和隔离氧化层中电子的俘获可以忽略。辐射电离损伤产生的空穴陷入在埋氧层和隔离氧化层中会使背栅/体区和沿隔离氧化层边界的n型半导体体区发生反型，如果该反型通道连接SOI器件的源区和漏区则会在n型SOI器件正常工作时引入泄漏通道，造成SOI器件截止态泄漏电流及器件功耗的增加，并会引起一系列的可靠性问题。此外，对全耗尽SOI器件，辐射电离损伤陷入在埋氧层的空穴还会通过前后栅的耦合效应使器件的前栅阈值负向漂移，进而影响电路的正常工作时的整体性能。

因此改善SOI器件结构以减小辐射时陷入在埋氧和隔离氧化层中的正电荷对器件性能的影响，对研究SOI抗辐射加固电路有着十分重要的意义。

发明内容

为了减小辐射时引入在埋氧和隔离氧化层中的正电荷对器件性能的影响，在原有的SOI器件结构上，本发明提出新的改善其辐射响应的器件结构。

本发明的一个目的在于提出一种抗辐射加固的SOI器件。

本发明的SOI器件包括半导体衬底、埋氧层、体区、栅区、源区和漏区、栅侧墙、LDD区及隔离氧化层，其中，体区位于埋氧层上，源区和漏区在埋氧层上且分别位于体区的两侧，隔离氧化层在埋氧层上且位于四周；在体区的下表面和埋氧层的上表面之间，以及体区在宽度方向上的两个侧壁与隔离氧化层之间设置有U型保护层，沿着沟道的宽度方向形状成U型。

在体区的下表面和埋氧层的上表面之间，以及体区在宽度方向上的两个侧壁与隔离氧化层之间，引入一个防止泄漏通道产生的U型保护层，将体区引入附加的U型保护层，U型保护层的材料为半导体；厚度小于10nm；掺杂浓度应大于或者等于SOI器件的源区和漏区的掺杂浓度。对于n型SOI器件，该U型保护层为p型掺杂；对于p型SOI器件，该U型保护层为n型掺杂。

当在SOI器件的体区中引入U型保护层时，即使辐射使得在器件厚的埋氧层和隔离氧化层中陷入大量的电荷，重掺杂的U型保护层也很难发生反型。对于全耗尽SOI器件，由于埋氧上方存在重掺杂区，背面体区-埋氧层界面处的表面电势不容易受到辐射在埋氧中陷入的正电荷的影响，因此引入重掺杂的U型可以减小辐射对全耗尽SOI器件前栅阈值电压的影响。

本发明的另一个目的在于提出一种抗辐射加固的SOI器件的制备方法。

本发明的抗辐射加固的SOI器件的SOI器件制备方法，包括以下步骤：

1)准备SOI基片，包括上层区、埋氧层和半导体衬底；

2)进行第一次光刻，形成有源区，刻蚀半导体上层区，控制刻蚀时间和刻蚀深度，直到刻蚀至SOI基片中的埋氧层的上表面；

3)进行重掺杂注入，形成重掺杂区；

4)淀积一层二氧化硅材料；

5)进行第二次光刻，刻蚀重掺杂区和隔离氧化层，控制刻蚀时间和深度，形成U型保护层及隔离氧化层；

6)向上外延一层硅外延体，进行沟道注入，CMP平坦化，形成体区；

7)淀积薄栅介质和栅电极材料后，进行第三次光刻，形成栅区；

8)利用与U型保护层掺杂类型相反的杂质进行LDD区注入，形成LDD区；

9)淀积栅侧墙的材料后，利用第三次光刻的光刻版，进行光刻对准后，进行光刻，形成栅侧墙；

10)利用与U型保护层掺杂类型相反的杂质进行源区和漏区注入，热退火激活杂质后形成漏区和漏区。

本发明的优点：

本发明在SOI器件的体区中引入U型保护层，即使辐射使得在厚的埋氧层和隔离氧化层中陷入大量的电荷，重掺杂的U型保护层也很难发生反型。对于全耗尽SOI器件，由于埋氧上方存在重掺杂区，背面体区-埋氧层界面处的表面电势不容易受到辐射在埋氧中陷入的正电荷的影响，因此引入重掺杂的U型可以减小辐射对全耗尽SOI器件前栅阈值电压的影响。

附图说明

图1为本发明提出的减小辐射时陷入在埋氧和隔离氧化层中的电荷对器件性能影响的SOI器件的剖面图，其中，(a)为沿沟道的长度方向的剖面图，(b)为沿沟道的宽度方向的剖面图；

图2至图11为本发明的抗辐射加固的SOI器件的一个实施例的制备方法的流程图，其中，(a)为沿沟道的长度方向的剖面图，(b)为沿沟道的宽度方向的剖面图。

具体实施方式

下面结合附图，通过实施例对本发明做进一步说明。

如图1所示，本发明的抗辐射加固的SOI器件包括：半导体衬底3、埋氧层2、体区7、栅介质8、栅电极9、源区和漏区12、栅侧墙11、LDD区10及隔离氧化层5，其中，体区7位于埋氧层2上，源区和漏区12在埋氧层上且分别位于体区7的两侧，隔离氧化层5在埋氧层2上且位于四周；在体区7的下表面和埋氧层2的上表面之间，以及体区7在宽度方向上的两个侧壁与隔离氧化层5之间设置有U型保护层6，沿着沟道的宽度方向形状成U型。

下面以NMOS为例来说明本发明的抑制辐射引起的背栅泄漏电流的SOI器件的制备方法，包括以下步骤：

1)准备SOI基片，包括半导体上层区1、材料采用二氧化硅的埋氧层2和半导体衬底区3，如图2所示；

2)进行第一次光刻，形成有源区，刻蚀半导体上层区1，控制刻蚀时间和刻蚀深度，直到刻蚀至SOI基片中的埋氧层2的上表面，如图3所示；

3)利用硼等进行重掺杂注入4，形成重掺杂区06，如图4所示；

4)淀积一层二氧化硅材料05，如图5所示；

5)进行第二次光刻，刻蚀重掺杂区06和二氧化硅材料05，控制刻蚀时间和深度，形成U型保护层6及隔离氧化层5，如图6所示；

6)向上外延一层硅外延体，利用硼等进行沟道注入，CMP平坦化，形成体区7，如图7所示；

7)淀积一层二氧化硅的薄栅介质和多晶硅的栅电极材料后，进行第三次光刻，形成包括栅介质8和栅电极9的栅区，如图8所示；

8)利用砷或者磷等进行LDD区注入，形成LDD区10，如图9所示；

9)淀积一层氮化硅的栅侧墙的材料后，利用第三次光刻的光刻版，进行光刻对准后，进行光刻，形成栅侧墙11，如图10所示；

10)利用砷或者磷进行器件源区和漏区注入，热退火激活杂质后形成器件的漏区和漏区12，如图11所示。

最后需要注意的是，公布实施方式的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

Claims (1)

1.一种抗辐射加固的SOI器件的制备方法，其特征在于，所述制备方法，包括以下步骤：

1)准备SOI基片，包括上层区、埋氧层和半导体衬底；

2)进行第一次光刻，形成有源区，刻蚀半导体上层区，控制刻蚀时间和刻蚀深度，直到刻蚀至SOI基片中的埋氧层的上表面；

3)进行重掺杂注入，形成重掺杂区；

4)淀积一层二氧化硅材料；

5)进行第二次光刻，刻蚀重掺杂区和隔离氧化层，控制刻蚀时间和深度，形成U型保护层及隔离氧化层；

6)向上外延一层硅外延体，进行沟道注入，CMP平坦化，形成体区；

7)淀积薄栅介质和栅电极材料后，进行第三次光刻，形成栅区；

8)利用与U型保护层掺杂类型相反的杂质进行LDD区注入，形成LDD区；

9)淀积栅侧墙的材料后，利用第三次光刻的光刻版，进行光刻对准后，进行光刻，形成栅侧墙；

10)利用与U型保护层掺杂类型相反的杂质进行源区和漏区注入，热退火激活杂质后形成源区和漏区。