CN103367288A - 电子装置及其制造方法 - Google Patents

电子装置及其制造方法 Download PDF

Info

Publication number
CN103367288A
CN103367288A CN2012102511182A CN201210251118A CN103367288A CN 103367288 A CN103367288 A CN 103367288A CN 2012102511182 A CN2012102511182 A CN 2012102511182A CN 201210251118 A CN201210251118 A CN 201210251118A CN 103367288 A CN103367288 A CN 103367288A
Authority
CN
China
Prior art keywords
those
reinforced
electronic installation
pins
elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012102511182A
Other languages
English (en)
Other versions
CN103367288B (zh
Inventor
江柏兴
胡平正
蔡裕方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN103367288A publication Critical patent/CN103367288A/zh
Application granted granted Critical
Publication of CN103367288B publication Critical patent/CN103367288B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

本发明公开一种电子装置及其制造方法。该电子装置包括一半导体元件封装、一基板、多个第一焊料连接件及多个第二焊料连接件。半导体元件封装包含一芯片座、设置于芯片座旁的多个引脚及多个强化元件、电连接引脚的一芯片，及包覆芯片、部分引脚及强化元件且暴露各强化元件的至少一侧表面的一封装本体。强化元件与封装本体的侧表面共平面。基板包含对应引脚的多个第一焊垫及对应强化元件的多个第二焊垫。第一焊料连接件设置于第一焊垫与引脚间。第二焊料连接件设置于第二焊垫与强化元件间。第二焊料连接件接触强化元件的侧表面。第二接垫的一表面积大于对应的强化元件的一表面积。本发明的强化元件增加了焊接触区域及焊料容量以增加连接强度。

Description

电子装置及其制造方法
技术领域
本发明涉及一种半导体元件封装，且特别是涉及具有一导线架的半导体元件封装及其制造方法。
背景技术
四方扁平无引脚封装（QFN）是一种半导体封装技术，因具有较短的信号传递路径及相对较快的信号传递速度，故四方扁平无引脚封装适用于高频传输（例如射频频带）的芯片封装，且已在无线领域封装应用上逐渐普遍。
在四方扁平无引脚封装的一制造方法中，提供了具有多个芯片座及多个引脚的一导线架。多个芯片经由接合引线电连接至导线架的这些引脚。这些引脚、接合引线与芯片被模制化合物（molding compound）或包覆材料（encapsulant）封装与保护，并且这些引脚的底部暴露于封装材料之外，用以电连接至例如印刷电路板的一外接装置。此结构可被分割出个别的四方扁平无引脚封装。
四方扁平无引脚封装在配置于印刷电路板的表面之后，利用一落摔测试来评估在四方扁平无引脚封装与印刷电路板之间焊料连接件的可靠度。经落摔测试后，位于四方扁平无引脚封装角落的焊料连接件通常会破裂。因此，需要增加位于角落的焊料连接件的强度。
发明内容
为解决上述问题，本发明的一实施例包括一种电子装置，电子装置包括一半导体元件封装。半导体元件封装包含一芯片座、设置于芯片座旁的多个引脚及设置于芯片座旁的多个强化元件。各强化元件具有一实质上为三角形的外表面及三个侧表面。半导体元件封装还包含设置于芯片座且电连接于这些引脚的一芯片，以及包覆芯片、这些引脚的至少一部分及这些强化元件的至少一部分且暴露各强化元件的至少两个侧表面的一封装本体。被暴露的这些强化元件的这些侧表面与封装本体的侧表面共平面。电子装置还包括一基板，基板包含对应于这些引脚的多个第一接垫及对应于这些强化元件的多个第二接垫。电子装置还包括多个第一焊料连接件，设置于这些第一接垫与这些引脚之间。电子装置还包括多个第二焊料连接件，设置于这些第二接垫与这些强化元件之间。各第二接垫的一表面积大于所对应的强化元件的一表面积。这些第二焊料连接件接触这些强化元件的这些侧表面。
本发明的另一实施例包括一种电子装置，电子装置包括一半导体元件封装。半导体元件封装包含一芯片座及设置于芯片座旁的多个引脚。半导体元件封装还包含对称地设置于芯片座旁的多个强化元件。各强化元件包含实质上为矩形的多个内表面及多个外表面。半导体元件封装还包含设置于芯片座且电连接于这些引脚的一芯片，以及包覆芯片、这些引脚的至少一部分及这些强化元件的至少一部分且暴露各强化元件的至少一侧表面的一封装本体。被暴露的这些强化元件的这些侧表面与封装本体的侧表面共平面。电子装置还包括一基板，包含对应于这些引脚的多个第一接垫及对应于这些强化元件的多个第二接垫。电子装置还包括设置于这些第一接垫与这些引脚之间的多个第一焊料连接件。电子装置还包括设置于这些第二接垫与这些强化元件之间的多个第二焊料连接件。这些强化元件包含设置于封装本体的多个角落的多个第一强化元件部分以及设置于封装本体的各边的中央的多个第二强化元件部分。这些第二焊料连接件接触这些强化元件的这些侧表面。
本发明的另一实施例包括一种电子装置的制造方法，包括提供一半导体元件封装。半导体元件封装包含一芯片座、环绕芯片座的多个引脚、环绕芯片座的多个强化元件。半导体元件封装还包含设置于芯片座且电连接至这些引脚的一芯片以及包覆芯片、部分这些引脚及部分这些强化元件且暴露各强化元件的至少一侧表面的一封装本体。这些强化元件的侧表面与封装本体的侧表面共平面。电子装置的制造方法还包括提供一基板。基板包含对应于这些引脚的多个第一接垫及对应于这些强化元件的多个第二接垫。电子装置的制造方法还包括通过多个第一焊料连接件及多个第二焊料连接件将半导体元件封装配置于基板。这些第一焊料连接件设置于这些第一接垫及这些引脚之间。这些第二焊料连接件设置于这些第二接垫与这些强化元件之间。各第二接垫的区域大于其对应的强化元件的区域。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A是依照本发明的一实施例的一种半导体元件封装的底面示意图；
图1B是图1A的半导体元件封装沿1B-1B线段的剖面示意图；
图1C是图1A的半导体元件封装沿1C-1C线段的剖面示意图；
图1D是图1A的半导体元件封装设置于印刷电路板表面后的剖面示意图；
图2是依照本发明的另一实施例的一种半导体元件封装的底面示意图；
图3是依照本发明的另一实施例的一种半导体元件封装的底面示意图；
图4是依照本发明的另一实施例的一种半导体元件封装的底面示意图；
图5是依照本发明的另一实施例的一种半导体元件封装的底面示意图；
图6是依照本发明的另一实施例的一种半导体元件封装的底面示意图；
图7A是依照本发明的一实施例的一种电子装置的底面示意图；
图7B是图7A的电子装置沿7B-7B线段的剖面示意图；
图8是依照本发明的另一实施例的一种电子装置的底面示意图。
主要元件符号说明
C：角落
Wd：宽度
Wb：宽度
10、20a、20b：印刷电路板
30a：接合接垫
32a：被暴露出的表面
40a、40b：强化接垫
42a：被暴露出的表面
44a：强化接垫部分
45a：第一强化接垫部分
46b：第二强化接垫部分
50：焊料掩模层
100a、100b、100c、100d、100e、100f、100h：半导体元件封装
200a、200b、200c、200d、200e、200f、200h：载具
210：芯片座
210a：凹穴
220：引脚
222：第一内表面
223、225：金属电镀层
224：第一外表面
230a、230b、236c、230d、236e、230f、230h：强化元件
232a、239d’、239f’：第二内表面
234a、239d、239f：第二外表面
236b、236c：强化元件部分
236d、236e、236f、236h：第一强化元件部分
237b、237c、237d、237e、237h：外表面
237b’、237c’、237d’、237e’、237h’：内表面
237b”：侧表面
237f：第一外表面
237f’：第一内表面
238d、238f、238h：第二强化部分
239h：外表面
239h’：内表面
300：芯片
400：接合引线
500：模制化合物
600：焊料
700a、700b：电子装置
具体实施方式
请参阅图1A至图1C，图1A是依照本发明的一实施例的一种四方扁平无引脚的半导体元件封装100a的底面示意图。图1B是图1A的半导体元件封装沿1B-1B线段的剖面示意图。图1C是图1A的半导体元件封装沿1C-1C线段的剖面示意图。
请参阅图1A，半导体元件封装100a包含一载具200a、一芯片300及一模制化合物500。载具200a包含一芯片座210、多个引脚220及一强化元件230a。芯片座210具有用以容纳芯片300的一凹穴210a。这些引脚220环置于芯片座210的四周，每一引脚220具有相对的一第一内表面222及一第一外表面224（如图1B所示）。强化元件230a设置于芯片座210四周且连续地外接于半导体元件封装100a的外缘，强化元件230a具有相对的一第二内表面232a及一第二外表面234a。强化元件230a的第二外表面234a的一表面积大于各引脚220的第一外表面224的一表面积。此外，第二内表面232a的一表面积小于第二外表面234a的一表面积。强化元件230a的第二内表面232a与第二外表面234a的形状由上视图或是下视图来看均可为环状。
请参阅图1B，多个金属电镀层223、225可被设置于第一内表面222及第一外表面224。这些金属电镀层223、225可由钛/铜（Ti/Cu）、镍/金（Ni/Au）、其他适合的金属、合金、或是如同族的金属或合金所形成，并不局限于铬/铬-铜/铜（Cr/Cr—Cu/Cu）、钛/镍-钒（Ti/Ni—V）、钛/镍-钒/铜（Ti/Ni—V/Cu）、钛/钨（Ti/W）及钛/钨/金（Ti/W/Au）。
请继续参阅图1B，芯片300被设置在载具200a的芯片座210上。半导体元件封装100a还包含多条接合引线400，使芯片300电连接至这些引脚220的这些第一内表面222。这些接合引线400也可使芯片300电连接至芯片座210。模制化合物500包覆芯片300、这些接合引线400及这些引脚220的这些第一内表面222，且暴露这些引脚220的这些第一外表面24与芯片座210的下表面。
请参阅图1C，如上所述，强化元件230a具有相对的第二内表面232a及第二外表面234a。这些接合引线400将芯片300电连接至强化元件230a的第二内表面232a。模制化合物500还包覆了强化元件230a的第二内表面232a且暴露了强化元件230a的第二外表面234a。
请参阅图1D，图1D是图1A的半导体元件封装100a设置于印刷电路板表面后的剖面示意图。这些引脚220的这些第一外表面224与强化元件230a的第二外表面234a通过焊料600被配置于一印刷电路板10上。由于强化元件230a增加了焊接触区域及焊料容量以增加连接强度，使得半导体元件封装100a与印刷电路板10之间焊料连接件的可靠度增加。焊料600可通过例如是浸焊、焊锡印刷、无电电镀或是任何将其配置在印刷电路板表面的方式形成于半导体元件封装100a上。焊料600也可通过点胶过程（dispensingprocess）、网版印刷、刻板印花或是任何配置在印刷电路板表面的方式形成于印刷电路板10上。
请参阅图2，图2是依照本发明的另一实施例的一种半导体元件封装100b的底面示意图。半导体元件封装100b类似于图1A的半导体元件封装100a，主要差异在于半导体元件封装100b的一强化元件230b包含多个强化元件部分236b。这些强化元件部分236b位于载具200b的多个角落C，且以芯片座210为中心对称地设置。各强化元件部分236b具有相对的一外表面237b及一内表面237b’。各外表面237b及各内表面237b’的形状实质上为三角形，且这些外表面237b的边缘实质上对齐于模制化合物500的侧边缘。由于各外表面237b的表面积大于对应的内表面237b’的表面积，故这些内表面237b’的边缘自模制化合物500的侧边缘凹入，而非实质上对齐于模制化合物500的侧边缘。此外，强化元件部分236b的外表面237b的表面积大于引脚220的第一外表面224的表面积。
请参阅图3，图3是依照本发明的另一实施例的一种半导体元件封装100c的底面示意图。半导体元件封装100c类似于图1B的半导体元件封装100b，主要差异在于强化元件部分236c的一外表面237c与一内表面237c’实质上是圆形。外表面237c的一表面积大于内表面237c’的一表面积。强化元件部分236c的外表面237c的表面积大于引脚220的第一外表面224的表面积。
请参阅图4，图4是依照本发明的另一实施例的一种半导体元件封装的底面示意图。半导体元件封装100d类似于图3的半导体元件封装100c，主要差异在于半导体元件封装100d的一强化元件230d包含多个第一强化元件部分236d及多个第二强化部分238d。第一强化元件部分236d类似于图3的第一强化元件部分236c。这些第二强化部分238d对称地连接至芯片座210的各边缘的中央且延伸至载具200d的边缘。各第二强化元件部分238d具有相对的一第二外表面239d及一第二内表面239d’。第二外表面239d与第二内表面239d’的形状实质上为矩形，且各第二强化元件部分238d的第二外表面239d的表面积大于各引脚220的第一外表面224的表面积。
请参阅图5，图5是依照本发明的另一实施例的一种半导体元件封装100e的底面示意图。半导体元件封装100e类似于图4的半导体元件封装100d，主要差异在于这些第一强化元件部分236d被省略。
请参阅图6，图6是依照本发明的另一实施例的一种半导体元件封装100f的底面示意图。半导体元件封装100f类似于图1A的半导体元件封装100a，主要差异在于半导体元件封装100f的一强化元件230f包含多个第一强化元件部分236f及多个第二强化元件部分238f。这些第一强化元件部分236f位于载具200f的多个角落C，且以芯片座210为中心对称地设置。这些第二强化元件部分238f以芯片座210为中心，对称地设置在载具200f的各边缘的中央。各第一强化元件部分236f具有相对的一第一外表面237f及一第一内表面237f’。这些第一外表面237f与这些第一内表面237f’的形状实质上为矩形，且这些第一外表面237f的边缘实质上对齐于模制化合物500的侧边缘。然而，各第一外表面237f的一表面积大于对应的第一内表面237f’的一表面积，故这些第一内表面237f’的边缘自模制化合物500的侧边缘凹入，而非实质上对齐于模制化合物500的侧边缘。各第二强化元件部分238f具有相对的一第二外表面239f及一第二内表面239f’。这些第二外表面239f及这些第二内表面239f’实质上矩形。这些第二强化元件部分238f的第二外表面239f的边缘实质上对齐于模制化合物500的侧边缘。然而，各第二外表面239f的一表面积大于对应的第二内表面239f’的一表面积，故这些第二内表面239f’的边缘自模制化合物500的侧边缘凹入，而非实质上对齐于模制化合物500的侧边缘。第一强化元件部分236f的第一外表面237f的表面积与第二强化元件部分238f的第二外表面239f的表面积大于引脚220的第一外表面224的表面积。
在其他的实施例中，强化元件230a、230b及强化元件部分236c、236d、236e、236f可能为其他的形状或形式。然而，强化元件230a、230b及强化元件部分236c、236d、236e、236f的外表面234a、237b、237c、237d、237e、237f、239d、239f的表面积大于各引脚220的第一外表面224的表面积。这些强化元件的外表面的表面积与各引脚的外表面的表面积的比例大于等于4。此结构可增强半导体元件封装与印刷电路板之间的连接强度以及焊料接合的可靠度。
请参阅图7A，图7A是依照本发明的一实施例的一种电子装置700a的底面示意图。电子装置700a包含图2的半导体元件封装100b及一印刷电路板20a。然而，在其他实施例中，半导体元件封装100b可被替换为例如是上述提及的其他半导体元件封装100a、100c、100d、100e、100f、100g，半导体元件封装的种类并不以此为限。
印刷电路板20a包含多个强化接垫40a，位于载具200b的多个角落C，且以芯片座210为中心对称地设置。印刷电路板20a的这些强化接垫40a的位置对应于半导体元件封装100b的这些强化元件部分236b的位置。各强化接垫40a的表面积大于各强化元件部分236b的外表面237b的表面积。
请参阅图7B，图7B是图7A的电子装置700a沿7B-7B线段的剖面示意图。印刷电路板20a包含多个接合接垫30a、这些强化接垫40a及一焊料掩模层50。焊料掩模层50覆盖印刷电路板20a的上表面且暴露出这些接合接垫30a的一部分32a与这些强化接垫40a的一部分42a。半导体元件封装100b通过焊料600设置于印刷电路板20a。
强化接垫40a的被暴露出的表面42a的表面积大于接合接垫30a的被暴露出的表面32a的表面积。接合接垫30a的位置对应于引脚220的位置。强化接垫40a的位置对应于强化元件230b的位置。这些强化接垫40a以远离芯片300的方向延伸于半导体元件封装100b的载具200b之外。强化接垫40a的被暴露出的表面42a在沿着远离芯片300的方向具有一宽度Wd。半导体元件封装100b的强化元件部分236b的外表面237b在相同方向具有一宽度Wb，且强化接垫40a的被暴露出的表面42a的宽度Wd与强化元件部分236b的外表面237b的宽度Wb的比例（Wd/Wb）以大于等于1.3为佳。
焊料600设置于半导体元件封装100b的引脚220与印刷电路板20a的接合接垫30a之间。虽图7B未绘示出，但焊料600可覆盖在暴露于模制化合物500外的各引脚220的整个表面。焊料600也可设置于强化元件部分236b与强化接垫部分44a之间。由于强化接垫40a延伸至强化元件部分236b之外，当宽度Wd与宽度Wb的比例（Wd/Wb）大于等于1.3，焊料600可溢出且接触于强化元件部分236b的侧表面237b”。溢出的焊料600增加了与半导体封装100b之间的接触面积，可提供额外的连接强度且增进半导体元件封装100b与印刷电路板20a之间焊料接合的可靠度。
请参阅图8，图8是依照本发明的另一实施例的一种电子装置700b的底面示意图。电子装置700b类似于图7A的电子装置700a，主要差异在于印刷电路板20b的强化接垫40b包含多个第一强化接垫部分45a及第二强化接垫部分46b。半导体元件封装100h的载具200h的一强化元件230h包含多个第一强化元件部分236h及多个第二强化元件部分238h。
这些第一强化元件部分236h位于载具200h的多个角落，且以芯片座210为中心对称地设置。这些第二强化元件部分238h以芯片座210为中心，对称地设置于载具200h的边缘。第一强化元件部分236h的外表面237h与内表面237h’的形状实质上为三角形。第二强化元件部分238h的外表面239h与内表面239h’的形状实质上为半圆形。
第二强化接垫部分46b的位置对应于第二强化元件部分238h的位置。第二强化接垫部分46b被暴露的表面的表面积大于第二强化元件部分238h的外表面239h的表面积。此外，第二强化元件部分238h的外表面239h的边缘实质上对齐于模制化合物500的侧边缘。第一强化接垫部分45a及第二强化接垫部分46b的位置对应于第一强化元件部分236h及第二强化元件部分238h的位置。第一强化接垫部分45a及第二强化接垫部分46b沿远离芯片300的方向延伸于半导体元件封装100h的载具200h之外。第一强化接垫部分45a及第二强化接垫部分46b被暴露出的表面的表面积分别大于第一强化元件部分236h及第二强化元件部分238h的外表面的表面积。此结构可使焊料600溢出至第一强化元件部分236h及第二强化元件部分238h的侧表面。溢出的焊料600增加了与半导体封装100h之间的接触面积，可提供额外的连接强度且增进半导体元件封装100h与印刷电路板20b之间焊料接合的可靠度。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (20)

1.一种电子装置，包括：
半导体元件封装，包含：
芯片座；
多个引脚，设置于该芯片座旁；
多个强化元件，设置于该芯片座旁，其中各该强化元件具有一实质上为三角形的外表面及三个侧表面；
芯片，设置于该芯片座且电连接于该些引脚；以及
封装本体，包覆该芯片、该些引脚的至少一部分及该些强化元件的至少一部分，且暴露各该强化元件的至少两个该侧表面，其中被暴露的该些强化元件的该些侧表面与该封装本体的侧表面共平面；
基板，包含对应于该些引脚的多个第一接垫及对应于该些强化元件的多个第二接垫；
多个第一焊料连接件，设置于该些第一接垫与该些引脚之间；以及
多个第二焊料连接件，设置于该些第二接垫与该些强化元件之间；
其中各该第二接垫的一表面积大于所对应的该强化元件的一表面积；以及
其中该些第二焊料连接件接触该些强化元件的该些侧表面。
2.如权利要求1所述的电子装置，其中各该第二接垫的宽度与各该强化元件的宽度的比例大于等于1.3。
3.如权利要求1所述的电子装置，其中该些引脚具有暴露于该封装本体的多个外表面，且该些强化元件的各该实质上为三角形的外表面的一表面积大于该些引脚的各该外表面的一表面积。
4.如权利要求1所述的电子装置，还包括焊料掩模层，覆盖部分该基板且暴露该些第一接垫及该些第二接垫。
5.如权利要求1所述的电子装置，其中该些强化元件设置于该半导体元件封装的多个角落。
6.如权利要求1所述的电子装置，其中该些强化元件以该芯片座为中心对称地设置。
7.如权利要求1所述的电子装置，其中各该强化元件还包含一实质上为三角形的内表面且各该内表面的一表面积小于其对应的该外表面的一表面积。
8.如权利要求7所述的电子装置，还包括多个金属电镀层，位于该些强化元件的该些内表面及该些外表面上。
9.如权利要求8所述的电子装置，其中该些金属电镀层包含选自钛/铜（Ti/Cu）、镍/金（Ni/Au）、铬/铬-铜/铜（Cr/Cr—Cu/Cu）、钛/镍-钒（Ti/Ni—V）、钛/镍-钒/铜（Ti/Ni—V/Cu）、钛/钨（Ti/W）及钛/钨/金（Ti/W/Au）的至少一材料。
10.一种电子装置，包括：
半导体元件封装，包含：
芯片座；
多个引脚，设置于该芯片座旁;
多个强化元件，对称地设置于该芯片座旁，其中各该强化元件包含实质上为矩形的多个内表面及多个外表面；
芯片，设置于该芯片座且电连接于该些引脚；以及
封装本体，包覆该芯片、该些引脚的至少一部分及该些强化元件的至少一部分，且暴露各该强化元件的至少一侧表面，其中被暴露的该些强化元件的该些侧表面与该封装本体的侧表面共平面；
基板，包含对应于该些引脚的多个第一接垫及对应于该些强化元件的多个第二接垫；
多个第一焊料连接件，设置于该些第一接垫与该些引脚之间；以及
多个第二焊料连接件，设置于该些第二接垫与该些强化元件之间；
其中该些强化元件包含设置于该封装本体的多个角落的多个第一强化元件部分以及设置于该封装本体的各边的中央的多个第二强化元件部分；以及
其中该些第二焊料连接件接触该些强化元件的该些侧表面。
11.如权利要求10所述的电子装置，其中各该第二接垫的宽度与各该强化元件的宽度的比例大于等于1.3。
12.如权利要求10所述的电子装置，其中该些引脚具有暴露于该封装本体的多个外表面，且该些强化元件的各该实质上为矩形的外表面的一表面积大于该些引脚的各该外表面的一表面积。
13.如权利要求10所述的电子装置，还包括焊料掩模层，覆盖部分该基板且暴露该些第一接垫及该些第二接垫。
14.如权利要求10所述的电子装置，其中各该强化元件的该些内表面的一表面积小于其对应的该外表面的一表面积。
15.如权利要求10所述的电子装置，还包括多个金属电镀层，位于该些强化元件的该些内表面及该些外表面上。
16.如权利要求15所述的电子装置，其中该些金属电镀层包含选自钛/铜（Ti/Cu）、镍/金（Ni/Au）、铬/铬-铜/铜（Cr/Cr—Cu/Cu）、钛/镍-钒（Ti/Ni—V）、钛/镍-钒/铜（Ti/Ni—V/Cu）、钛/钨（Ti/W）及钛/钨/金（Ti/W/Au）的至少一材料。
17.一种电子装置的制造方法，包括：
提供一半导体元件封装，该半导体元件封装包含一芯片座、环绕该芯片座的多个引脚、环绕该芯片座的多个强化元件、设置于该芯片座且电连接至该些引脚的一芯片以及包覆该芯片、部分该些引脚及部分该些强化元件且暴露各该强化元件的至少一侧表面的一封装本体，其中各该强化元件的该侧表面与该封装本体的侧表面共平面；
提供一基板，该基板包含对应于该些引脚的多个第一接垫及对应于该些强化元件的多个第二接垫；以及
通过多个第一焊料连接件及多个第二焊料连接件将该半导体元件封装配置于该基板；
其中该些第一焊料连接件设置于该些第一接垫及该些引脚之间，该些第二焊料连接件设置于该些第二接垫与该些强化元件之间，且各该第二接垫的区域大于其对应的该强化元件的区域。
18.如权利要求17所述的电子装置的制造方法，其中该些第二焊料连接件接触每一强化元件的该侧表面。
19.如权利要求17所述的电子装置的制造方法，其中各该第二接垫的宽度与各该强化元件的宽度的比例大于等于1.3。
20.如权利要求17所述的电子装置的制造方法，其中该些强化元件以该芯片座为中心对称地设置。
CN201210251118.2A 2011-07-06 2012-07-19 电子装置及其制造方法 Active CN103367288B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
TW100123897 2011-07-06
US13/433,061 2012-03-28
US13/433,061 US8502363B2 (en) 2011-07-06 2012-03-28 Semiconductor device packages with solder joint enhancement element and related methods

Publications (2)

Publication Number Publication Date
CN103367288A true CN103367288A (zh) 2013-10-23
CN103367288B CN103367288B (zh) 2016-09-28

Family

ID=47438165

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210251118.2A Active CN103367288B (zh) 2011-07-06 2012-07-19 电子装置及其制造方法

Country Status (3)

Country Link
US (2) US8502363B2 (zh)
CN (1) CN103367288B (zh)
TW (1) TWI483318B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105531817A (zh) * 2014-03-19 2016-04-27 富士电机株式会社 半导体模块单元以及半导体模块

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5678727B2 (ja) * 2011-03-03 2015-03-04 セイコーエプソン株式会社 振動デバイス、振動デバイスの製造方法、電子機器
US8502363B2 (en) * 2011-07-06 2013-08-06 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with solder joint enhancement element and related methods
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9368423B2 (en) * 2013-06-28 2016-06-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using substrate with conductive posts and protective layers to form embedded sensor die package
JP2015176966A (ja) * 2014-03-14 2015-10-05 株式会社東芝 電子機器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030025201A1 (en) * 2001-07-13 2003-02-06 Hiroshi Harada Integrated circuit chip with little possibility of becoming damaged and structure for mounting the same
US20030127711A1 (en) * 2002-01-09 2003-07-10 Matsushita Electric Industrial Co., Ltd. Lead frame, method for manufacturing the same, resin-encapsulated semiconductor device and method for manufacturing the same
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US20040097017A1 (en) * 2002-11-15 2004-05-20 Renesas Technology Corp. Method of manufacturing a semiconductor device
US20050124147A1 (en) * 2003-12-09 2005-06-09 Shiu Hei M. Land grid array packaged device and method of forming same
US20080246132A1 (en) * 2007-04-05 2008-10-09 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US20090008764A1 (en) * 2007-07-02 2009-01-08 Hsin-Hui Lee Ultra-Thin Wafer-Level Contact Grid Array

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3060020B2 (ja) 1991-12-17 2000-07-04 イビデン株式会社 電子部品搭載装置の製造方法
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
KR100300666B1 (ko) 1997-08-04 2001-10-27 기타지마 요시토시 수지밀봉형반도체장치와거기에사용되는회로부재및회로부재의제조방법
JP3521758B2 (ja) 1997-10-28 2004-04-19 セイコーエプソン株式会社 半導体装置の製造方法
US7049177B1 (en) 2004-01-28 2006-05-23 Asat Ltd. Leadless plastic chip carrier with standoff contacts and die attach pad
US7271032B1 (en) 1998-06-10 2007-09-18 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US7247526B1 (en) 1998-06-10 2007-07-24 Asat Ltd. Process for fabricating an integrated circuit package
US6498099B1 (en) 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
JP3780122B2 (ja) 1999-07-07 2006-05-31 株式会社三井ハイテック 半導体装置の製造方法
TW423135B (en) * 1999-07-21 2001-02-21 Siliconware Precision Industries Co Ltd Chip bonding pad structure and its package structure
US20020100165A1 (en) 2000-02-14 2002-08-01 Amkor Technology, Inc. Method of forming an integrated circuit device package using a temporary substrate
US6451627B1 (en) 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
TW423133B (en) 1999-09-14 2001-02-21 Advanced Semiconductor Eng Manufacturing method of semiconductor chip package
US6333252B1 (en) 2000-01-05 2001-12-25 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6261864B1 (en) 2000-01-28 2001-07-17 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6342730B1 (en) 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
EP1122778A3 (en) * 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US6306685B1 (en) 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
US6238952B1 (en) 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6242284B1 (en) 2000-05-05 2001-06-05 Advanced Semiconductor Engineering, Inc. Method for packaging a semiconductor chip
TW506236B (en) 2000-06-09 2002-10-11 Sanyo Electric Co Method for manufacturing an illumination device
US6400004B1 (en) 2000-08-17 2002-06-04 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package
US6312974B1 (en) * 2000-10-26 2001-11-06 Industrial Technology Research Institute Simultaneous bumping/bonding process utilizing edge-type conductive pads and device fabricated
US6348726B1 (en) * 2001-01-18 2002-02-19 National Semiconductor Corporation Multi row leadless leadframe package
US6545347B2 (en) * 2001-03-06 2003-04-08 Asat, Limited Enhanced leadless chip carrier
US6993594B2 (en) 2001-04-19 2006-01-31 Steven Schneider Method, product, and apparatus for requesting a resource from an identifier having a character image
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
US6664615B1 (en) 2001-11-20 2003-12-16 National Semiconductor Corporation Method and apparatus for lead-frame based grid array IC packaging
US6812552B2 (en) 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7799611B2 (en) 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US6927483B1 (en) * 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US7060535B1 (en) * 2003-10-29 2006-06-13 Ns Electronics Bangkok (1993) Ltd. Flat no-lead semiconductor die package including stud terminals
US20050247944A1 (en) 2004-05-05 2005-11-10 Haque Ashim S Semiconductor light emitting device with flexible substrate
TWI287275B (en) 2005-07-19 2007-09-21 Siliconware Precision Industries Co Ltd Semiconductor package without chip carrier and fabrication method thereof
EP1921674A4 (en) 2005-08-10 2010-08-25 Mitsui High Tec SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
TWI264091B (en) 2005-09-15 2006-10-11 Siliconware Precision Industries Co Ltd Method of manufacturing quad flat non-leaded semiconductor package
US8163604B2 (en) 2005-10-13 2012-04-24 Stats Chippac Ltd. Integrated circuit package system using etched leadframe
JP2007180240A (ja) * 2005-12-27 2007-07-12 Sharp Corp 多層配線基板と、それを備えた電子モジュールおよび電子機器
US7683461B2 (en) * 2006-07-21 2010-03-23 Stats Chippac Ltd. Integrated circuit leadless package system
JP4533875B2 (ja) 2006-09-12 2010-09-01 株式会社三井ハイテック 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法
EP2084744A2 (en) 2006-10-27 2009-08-05 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7807498B2 (en) * 2007-07-31 2010-10-05 Seiko Epson Corporation Substrate, substrate fabrication, semiconductor device, and semiconductor device fabrication
US8115825B2 (en) 2008-02-20 2012-02-14 Apple Inc. Electronic device with two image sensors
US8115285B2 (en) 2008-03-14 2012-02-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof
JP5166985B2 (ja) 2008-06-18 2013-03-21 株式会社日立エレクトリックシステムズ 導電端子装置を備えた回路遮断器
US20100044850A1 (en) 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
JP2010093109A (ja) 2008-10-09 2010-04-22 Renesas Technology Corp 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法
CN101442035B (zh) 2008-12-14 2011-03-16 天水华天科技股份有限公司 一种扁平无引线封装件及其生产方法
JP2010267728A (ja) 2009-05-13 2010-11-25 Renesas Electronics Corp 半導体パッケージ、リードフレーム、及び半導体パッケージの製造方法
US8502357B2 (en) * 2009-10-01 2013-08-06 Stats Chippac Ltd. Integrated circuit packaging system with shaped lead and method of manufacture thereof
CN102044510A (zh) 2009-10-13 2011-05-04 日月光半导体制造股份有限公司 芯片封装体
CN101694837B (zh) 2009-10-17 2012-09-26 天水华天科技股份有限公司 一种双排引脚的四面扁平无引脚封装件及其生产方法
US20110108966A1 (en) * 2009-11-11 2011-05-12 Henry Descalzo Bathan Integrated circuit packaging system with concave trenches and method of manufacture thereof
US8377750B2 (en) * 2010-12-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with multiple row leads and method of manufacture thereof
US8502363B2 (en) * 2011-07-06 2013-08-06 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with solder joint enhancement element and related methods

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030025201A1 (en) * 2001-07-13 2003-02-06 Hiroshi Harada Integrated circuit chip with little possibility of becoming damaged and structure for mounting the same
US20030127711A1 (en) * 2002-01-09 2003-07-10 Matsushita Electric Industrial Co., Ltd. Lead frame, method for manufacturing the same, resin-encapsulated semiconductor device and method for manufacturing the same
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US20040097017A1 (en) * 2002-11-15 2004-05-20 Renesas Technology Corp. Method of manufacturing a semiconductor device
US20050124147A1 (en) * 2003-12-09 2005-06-09 Shiu Hei M. Land grid array packaged device and method of forming same
US20080246132A1 (en) * 2007-04-05 2008-10-09 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US20090008764A1 (en) * 2007-07-02 2009-01-08 Hsin-Hui Lee Ultra-Thin Wafer-Level Contact Grid Array

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105531817A (zh) * 2014-03-19 2016-04-27 富士电机株式会社 半导体模块单元以及半导体模块
US10461012B2 (en) 2014-03-19 2019-10-29 Fuji Electric Co., Ltd. Semiconductor module with reinforcing board

Also Published As

Publication number Publication date
CN103367288B (zh) 2016-09-28
US8994156B2 (en) 2015-03-31
US8502363B2 (en) 2013-08-06
TWI483318B (zh) 2015-05-01
TW201304020A (zh) 2013-01-16
US20130009313A1 (en) 2013-01-10
US20130307157A1 (en) 2013-11-21

Similar Documents

Publication Publication Date Title
US6337510B1 (en) Stackable QFN semiconductor package
CN103367288A (zh) 电子装置及其制造方法
CN109494200A (zh) 形成具有增进可湿侧翼的经封装半导体装置的方法及结构
US9184148B2 (en) Semiconductor package and method therefor
KR20030051222A (ko) 반도체 장치 및 그 제조 방법
CN102456648B (zh) 封装基板的制法
KR20030008616A (ko) 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법
TWI404175B (zh) 具電性連接結構之半導體封裝件及其製法
US10373894B2 (en) Package structure and the method to fabricate thereof
CN101202275A (zh) 具有屏蔽壳的封装
US20080308951A1 (en) Semiconductor package and fabrication method thereof
CN103715165A (zh) 半导体封装件及其制法
US6864588B2 (en) MCM package with bridge connection
CN104347549A (zh) 半导体器件及其制造方法
US20130133193A1 (en) Surface mount technology process for advanced quad flat no-lead package process and stencil used therewith
CN108198790B (zh) 具有引脚侧壁爬锡功能的堆叠封装结构及其制造工艺
CN102446775B (zh) 无载具的半导体封装件及其制造方法
CN104392941A (zh) 形成倒装芯片半导体封装的方法
US5708295A (en) Lead frame and method of manufacturing the same, and resin sealed semiconductor device and method of manufacturing the same
CN108573879B (zh) 电子封装件
CN108198804B (zh) 具有引脚侧壁爬锡功能的堆叠封装结构及其制造工艺
CN104798193A (zh) 半导体装置及其制造方法
US10777457B2 (en) Carrier substrate, package, and method of manufacture
CN102339762B (zh) 无载具的半导体封装件及其制造方法
CN100576517C (zh) 电路装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant