CN103367188B - 晶圆良率分析方法及系统 - Google Patents
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Abstract
一种晶圆良率分析方法，包括以下步骤：将各个芯片根据功能划分为多个功能区域；分别对各个芯片进行表面检测，根据检测到的缺陷在芯片中的所属功能区域，得到一个或多个功能区域的缺陷信息；分别对各个芯片进行良率测试，得到芯片良率信息；将一个或多个功能区域的缺陷信息与所述芯片良率信息进行比较分析，得到按芯片一个或多个功能区域划分的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并计算出芯片一个或多个功能区域的致命缺陷率；通过芯片一个或多个功能区域的致命缺陷率得到芯片整体的致命缺陷率，并由所述芯片整体的致命缺陷率预测出晶圆良率。同时还提供一种晶圆良率分析系统。
Description
【技术领域】
本发明涉及半导体技术领域，特别是涉及一种晶圆良率分析方法及系统。
【背景技术】
在日常的半导体制造工艺中，晶柱(lot)指按某种方式生成的硅柱状体，将这些晶柱切成薄片就称为晶圆(wafer)，晶圆是进行集成电路制造的基板，一般以直径来区分，8英寸、10英寸，12英寸等，或者以毫米来区分。直径越大材料的利用率越高，因为在晶圆的周边由于弧形的关系是没法利用的。在晶圆上根据需要划分不同的区域，每个区域用于生产特定功能的芯片(die)。一个晶圆上可以是同一类芯片，也可以是不同类芯片，后者可以称为多项目晶圆，允许量产数目不高的多家单位进行合作生产。
在半导体组件的生产流程中，包含了诸多工艺，每一个工艺都都存在污染晶圆、磕碰坏晶圆表面、或者犯其他错误的概率，晶圆受损会严重影响之后对芯片的生产。晶圆良率(waferYield)不佳，会导致所生产出的合格芯片数量变少，因此有必要对晶圆良率进行分析预测。致命缺陷率估计(KillerRatioEvaluation)是0.13um以下存储节点的关键。为了进行晶圆良率预测，通过芯片致命缺陷率来进行传统的致命缺陷率估计，传统的芯片致命缺陷率仅仅局限于芯片这一层级上，只要芯片出现缺陷便会定义该芯片为缺陷芯片，对于单个芯片中边缘部分等非关键区域的缺陷也会被考虑其中，因此单纯使用芯片这一层级的致命缺陷率估计对芯片的良率进行预测，会导致其预测的结果不精确，效果不理想。
【发明内容】
基于此，有必要提供一种使用精确的致命缺陷率进行预测的晶圆良率分析方法。
一种晶圆良率分析方法，包括以下步骤：提供一晶圆，所述晶圆上包括若干个芯片；将各个芯片根据功能划分为多个功能区域；分别对所述各个芯片进行表面检测，根据检测到的缺陷在所述芯片中的所属功能区域，得到一个或多个功能区域的缺陷信息；分别对各个芯片进行良率测试，得到芯片良率信息；将所述一个或多个功能区域的缺陷信息与所述芯片良率信息进行比较分析，得到按芯片一个或多个功能区域划分的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并计算出芯片一个或多个功能区域的致命缺陷率；通过芯片一个或多个功能区域的致命缺陷率得到芯片整体的致命缺陷率，并由所述芯片整体的致命缺陷率预测出晶圆良率。
进一步地，所述计算出芯片一个或多个功能区域的致命缺陷率的公式为：
KR＝(1-DDY/CDY)*100％
其中，KR为一个功能区域的致命缺陷率；DDY为污损合格芯片比率，具体为有污损的合格芯片数与有污损的芯片数的之比；CDY为无污损合格芯片比率，具体为无污损的合格芯片数与无污损的芯片数的之比。
进一步地，所述由所述芯片整体的致命缺陷率估计出晶圆良率的公式为：
WY＝[1-(KR′*DDP)]*100％
其中，WY为晶圆良率；KR’为芯片整体的致命缺陷率；DDP为缺陷芯片比率，为有缺陷芯片与总芯片数的之比。
进一步地，所述功能区域包括存储区域和逻辑器件区域。
进一步地，所述芯片整体的致命缺陷率为存储区域的致命缺陷率。
进一步地，所述分别对各个芯片进行良率测试的步骤，是进行CP测试。
此外，还有必要提供一种使用精确的致命缺陷率进行预测的晶圆良率分析系统。
一种晶圆良率分析系统，其特征在于，包括划分模块、表面检测模块、良率测试模块、划分模块及处理模块；划分模块用于将一晶圆上各个芯片根据功能划分为多个功能区域；表面检测模块与划分模块相连接，用于分别对所述各个芯片进行表面检测，根据检测到的缺陷在所述芯片中的所属功能区域，得到一个或多个功能区域的缺陷信息；良率测试模块与表面检测模块相连接，用于分别对各个芯片进行良率测试，得到芯片良率信息；处理模块与良率测试模块相连接，用于将所述一个或多个功能区域的缺陷信息与所述芯片良率信息进行比较分析，得到按芯片一个或多个功能区域划分的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并计算出芯片一个或多个功能区域的致命缺陷率；通过芯片一个或多个功能区域的致命缺陷率得到芯片整体的致命缺陷率，并由所述芯片整体的致命缺陷率预测出晶圆良率。
进一步地，所述功能区域包括存储区域和逻辑器件区域。
进一步地，所述芯片整体的致命缺陷率为存储区域的致命缺陷率。
上述晶圆良率分析方法和系统中，根据功能将芯片划分为多个功能区域，分别计算每一个功能区域相对的致命缺陷率，并通过各功能区域的致命缺陷率得到一个精确的芯片整体致命缺陷率，来对晶圆良率进行预测。相对传统的基于芯片一级的分析，该方法精确到了芯片内部的不同功能区域，最终得到的晶圆良率结果更准确。
【附图说明】
图1为晶圆良率分析方法的流程图；
图2为图1所示步骤S30表面检测的示意图；
图3为芯片通过表面检测和良率测试结果的示意图；
图4为一实施例中芯片功能区域划分的示意图；
图5为晶圆良率分析系统的模块图。
【具体实施方式】
为了解决由于一个芯片上存在不同的区域，不同区域具有不同的功能和特性，单纯使用芯片这一层级的致命缺陷率估计对芯片的良率进行预测，会导致其预测的结果不精确，效果不理想的问题，提出了一种使用精确的致命缺陷率进行预测的晶圆良率分析方法。
请参阅图1，一种晶圆良率分析方法，包括以下步骤：
步骤S10，提供一晶圆，晶圆上包括若干个芯片。在晶圆制造的过程中，晶圆形成阵列排列的芯片。
步骤S20，将各个芯片根据功能划分为多个功能区域。根据各个芯片上的图形信息，可以将其划分为多个不同的功能区域。
步骤S30，分别对各个芯片进行表面检测，根据缺陷在芯片中的所属功能区域，得到一个或多个功能区域的缺陷信息。如图2所示，对一晶圆上的芯片进行表面检测，在表面检测到缺陷，记录芯片的缺陷种类、坐标位置等信息。同时，根据缺陷所处于芯片内的具体位置，将缺陷信息划分至各功能区域，得到一个或多个功能区域的缺陷信息。这里的缺陷信息可能是一些芯片的小的污损，芯片的功能还是完好的，并不影响芯片的良率；也可能是一些大的污损，为致命缺陷，影响到芯片的性能，存在致命缺陷的芯片为不合格的芯片。表面检测仅在晶圆表面对芯片进行缺陷扫描，并不是对芯片的电性测试，无法判断芯片在性能上的合格与否。
步骤S40，分别对各个芯片进行良率测试，得到芯片良率信息。良率测试为电性测试，可以对芯片的合格与否进行判断。常用的良率测试有CP(chipprober)测试等，测试之后记录芯片是否合格，并且记录下合格芯片和不合格芯片所对应的坐标位置等信息。
步骤S50，将一个或多个功能区域的缺陷信息与芯片良率信息进行比较分析，得到按芯片一个或多个功能区域划分的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并计算出芯片一个或多个功能区域的致命缺陷率。
将一个或多个功能区域的缺陷信息与芯片良率信息进行比较分析，将单个功能区域的缺陷信息与芯片良率信息进行互叠，即可得到一晶圆中所有芯片在该功能区域里无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片。污损是通过表面检测得到的，合格与否是通过良率测试得到的。
请参阅图3，无污损的合格芯片(GCD，GoodCleanDie)是指芯片里没有污损并且完全合格的芯片，不存在任何缺陷，这种芯片在表面检测和良率测试均能通过。有污损的合格芯片(GDD，GoodDirtyDie)是指在表面检测中检测到相应的功能区域中存在污损，但并不是致命缺陷，性能和良率都没有影响的芯片，能通过良率测试但在表面检测中无法通过。无污损的不合格芯片(BCD，BadCleanDie)是指通过了表面检测但是却存在一些表面检测无法探测到的致命缺陷的芯片，这些芯片没能通过良率测试。有污损的不合格芯片(BDD，BadDirtyDie)是指在表面测试中有检测到有污损而无法通过，同时也在良率测试中无法通过的芯片。根据这些信息可以估计出芯片一个或多个功能区域的致命缺陷率。
具体的，计算出芯片一个或多个功能区域的致命缺陷率的公式为：
KR＝(1-DDY/CDY)*100％
其中，KR为某一个功能区域的致命缺陷率；
DDY为污损合格芯片比率(DirtyDieYield)，具体为有污损的合格芯片数与有污损的芯片数的比值；
CDY为无污损合格芯片比率(CleanDieYield)，具体为无污损的合格芯片数与无污损的芯片数的比值。
通过一功能区域里的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片数，求得该功能区域的DDY和CDY，最后求得该功能区域的致命缺陷率KR。
步骤S60，通过芯片一个或多个功能区域的致命缺陷率得到芯片整体的致命缺陷率，并由芯片整体的致命缺陷率预测出晶圆良率。通过根据不同功能区域在芯片表面积中的百分比来分配各功能区域的致命缺陷率在所得芯片整体的致命缺陷率中的权重，或者根据各区域的关键程度安排权重等方法，计算得到最终得到的芯片整体的致命缺陷率，最后由芯片整体的致命缺陷率得到晶圆良率。
具体的，由芯片整体的致命缺陷率估计出晶圆良率的公式为：
WY＝[1-(KR′R*DDP)]*100％
其中，WY为晶圆良率；
KR’为芯片整体的致命缺陷率；
DDP为缺陷芯片比率(Defectivediepercentage)，为有缺陷芯片与总芯片数的比率。
传统技术中，仅基于芯片一级的分析，一旦在一些非重要区域检测出缺陷，也会将该芯片列为有污损的芯片，而这些芯片由于检测出的缺陷并不在关键区域，因此出现的缺陷并非全是致命缺陷，无形中将芯片整体的致命缺陷率拉低，导致了利用传统方法计算出的致命缺陷率不够精确。
上述晶圆良率分析方法中，根据功能将芯片划分为多个功能区域，分别计算每一个功能区域相对的致命缺陷率，并通过一个或多个功能区域的致命缺陷率得到一个精确的芯片整体致命缺陷率，来对晶圆良率进行预测。相对传统的基于芯片一级的分析，该方法精确到了芯片内部的不同功能区域，最终得到的晶圆良率结果更准确。
请参阅图4，在一实施例中，将一晶圆上的芯片按照其功能进行划分，其功能区域包括存储区域(cellarea)100和逻辑器件区域(logicdevicearea)200，存储区域100由多个小方块组成。存储区域100占据了绝大部分的芯片表面面积。
通过表面检测和良率测试，并将结果进行比较和分析，得到一晶圆上所有芯片存储区域和逻辑器件区域的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并估计出存储区域和逻辑器件区域的致命缺陷率。
根据存储区域和逻辑器件区域的致命缺陷率得到芯片整体的致命缺陷率，并由芯片整体的致命缺陷率计算出晶圆良率。
为了使整个过程得到优化，对晶圆良率的预测更加快速简单，由于存储区域100占据了绝大部分的芯片表面面积，可将存储区域100的致命缺陷率作为芯片整体的致命缺陷率，来对晶圆良率进行计算。这样在步骤S40中就可以不必获取存储区域100以外的功能区域的缺陷信息，在步骤S50中也不必对存储区域100以外的功能区域进行比较分析。
上述实施例中，将芯片按照其功能分为存储区域100和逻辑器件区域200，由于存储区域100占据了绝大部分的芯片表面面积，故将存储区域100的致命缺陷率作为芯片整体的致命缺陷率，来对晶圆良率进行计算。在保证了最后所得晶圆良率的基础上对整个方法进行了优化，缩短了计算的时间。
如图5所示，还提供了一种晶圆良率分析系统，该晶圆良率分析系统包括划分模块510、表面检测模块530、良率测试模块550及处理模块570。
划分模块510，用于将一晶圆上各个芯片根据功能划分为多个功能区域。根据各个芯片上的图形信息，可以将其划分为多个不同的功能区域。
表面检测模块530，与划分模块510相连接，用于分别对各个芯片进行表面检测，根据检测到的缺陷在芯片中的所属功能区域，得到一个或多个功能区域的缺陷信息。
表面检测模块530对一晶圆上的芯片进行表面检测，在表面检测到缺陷，记录芯片的缺陷种类、坐标位置等信息。同时，根据缺陷所处于芯片内的具体位置，将缺陷信息划分至各功能区域，得到一个或多个功能区域的缺陷信息。这里的缺陷信息可能是一些芯片的小的污损，芯片的功能还是完好的，并不影响芯片的良率；也可能是一些大的污损，这些都是致命缺陷，影响到芯片的性能，存在致命缺陷的芯片为不合格的芯片。表面检测仅在晶圆表面对芯片进行缺陷扫描，并不是对芯片的电性测试，无法判断芯片在性能上的合格与否。
良率测试模块550，与表面检测模块530相连接，用于分别对各个芯片进行良率测试，得到芯片良率信息。良率测试为电性测试，可以对芯片的合格与否进行判断。常用的良率测试有CP(chipprober)测试等，测试之后记录芯片是否合格，并且记录下合格芯片和不合格芯片所对应的坐标位置等信息。
处理模块570，与良率测试模块550相连接，用于将一个或多个功能区域的缺陷信息与芯片良率信息进行比较分析，得到按芯片一个或多个功能区域划分的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并计算出芯片一个或多个功能区域的致命缺陷率。通过根据不同功能区域在芯片表面积中的百分比来分配各功能区域的致命缺陷率在所得芯片整体的致命缺陷率中的权重，或者根据各区域的关键程度安排权重等方法，计算得到最终得到的芯片整体的致命缺陷率，最后由芯片整体的致命缺陷率得到晶圆良率。
将一个或多个功能区域的缺陷信息与芯片良率信息进行比较分析，将单个功能区域的缺陷信息与芯片良率信息进行互叠，即可得到一晶圆中所有芯片在该功能区域里无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片。污损是通过表面检测得到的，合格与否是通过良率测试得到的。
传统技术中，仅基于芯片一级的分析，一旦在一些非重要区域检测出缺陷，也会将该芯片列为有污损的芯片，而这些芯片由于检测出的缺陷并不在关键区域，因此出现的缺陷并非全是致命缺陷，无形中将芯片整体的致命缺陷率拉低，导致了利用传统方法计算出的致命缺陷率不够精确。
上述晶圆良率分析系统中，根据功能将芯片划分为多个功能区域，分别计算每一个功能区域相对的致命缺陷率，并通过一个或多个功能区域的致命缺陷率得到一个精确的芯片整体致命缺陷率，来对晶圆良率进行预测。相对传统的基于芯片一级的分析，该方法精确到了芯片内部的不同功能区域，最终得到的晶圆良率结果更准确。
在一实施例中，请参阅图4，划分模块510将一晶圆上的芯片按照其功能所划分的功能区域包括存储区域100和逻辑器件区域200，存储区域100由多个小方块组成。存储区域100占据了绝大部分的芯片表面面积。
通过表面检测模块530和良率测试模块550对其进行检测和测试，并由处理模块570将结果进行比较和分析，得到一晶圆上所有芯片存储区域和逻辑器件区域的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并估计出存储区域和逻辑器件区域的致命缺陷率。
处理模块570根据存储区域和逻辑器件区域的致命缺陷率得到芯片整体的致命缺陷率，并由芯片整体的致命缺陷率计算出晶圆良率。
为了使整个过程得到优化，对晶圆良率的预测更加快速简单，由于存储区域100占据了绝大部分的芯片表面面积，可将存储区域100的致命缺陷率作为芯片整体的致命缺陷率，来对晶圆良率进行计算。这样在步骤S40中就可以不必获取存储区域100以外的功能区域的缺陷信息，在步骤S50中也不必对存储区域100以外的功能区域进行比较分析。
上述实施例中，将芯片按照其功能分为存储区域100和逻辑器件区域200，由于存储区域100占据了绝大部分的芯片表面面积，故将存储区域100的致命缺陷率作为芯片整体的致命缺陷率，来对晶圆良率进行计算。在保证了最后所得晶圆良率的基础上对整个方法进行了优化，缩短了计算的时间。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (7)
1.一种晶圆良率分析方法，其特征在于，包括以下步骤：
提供一晶圆，所述晶圆上包括若干个芯片；
将各个芯片根据功能划分为多个功能区域；所述功能区域包括存储区域和逻辑器件区域；
分别对所述各个芯片进行表面检测，根据检测到的缺陷在所述芯片中的所属功能区域，得到一个或多个功能区域的缺陷信息；
分别对各个芯片进行良率测试，得到芯片良率信息；
将所述一个或多个功能区域的缺陷信息与所述芯片良率信息进行比较分析，得到按芯片一个或多个功能区域划分的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并计算出芯片一个或多个功能区域的致命缺陷率；
通过芯片一个或多个功能区域的致命缺陷率得到芯片整体的致命缺陷率，并由所述芯片整体的致命缺陷率预测出晶圆良率。
2.根据权利要求1所述的晶圆良率分析方法，其特征在于，所述计算出芯片一个或多个功能区域的致命缺陷率的公式为：
KR＝(1-DDY/CDY)*100％
其中，KR为一个功能区域的致命缺陷率；DDY为污损合格芯片比率，具体为有污损的合格芯片数与有污损的芯片数的之比；CDY为无污损合格芯片比率，具体为无污损的合格芯片数与无污损的芯片数的之比。
3.根据权利要求1所述的晶圆良率分析方法，其特征在于，所述由所述芯片整体的致命缺陷率估计出晶圆良率的公式为：
WY＝[1-(KR′*DDP)]*100％
其中，WY为晶圆良率；KR′为芯片整体的致命缺陷率；DDP为缺陷芯片比率，为有缺陷芯片与总芯片数的之比。
4.根据权利要求1所述的晶圆良率分析方法，其特征在于，所述芯片整体的致命缺陷率为存储区域的致命缺陷率。
5.根据权利要求1所述的晶圆良率分析方法，其特征在于，所述分别对各个芯片进行良率测试的步骤，是进行CP测试。
6.一种晶圆良率分析系统，其特征在于，包括：
划分模块，用于将一晶圆上各个芯片根据功能划分为多个功能区域；所述功能区域包括存储区域和逻辑器件区域；
表面检测模块，与划分模块相连接，用于分别对所述各个芯片进行表面检测，根据检测到的缺陷在所述芯片中的所属功能区域，得到一个或多个功能区域的缺陷信息；
良率测试模块，与表面检测模块相连接，用于分别对各个芯片进行良率测试，得到芯片良率信息；及
处理模块，与良率测试模块相连接，用于将所述一个或多个功能区域的缺陷信息与所述芯片良率信息进行比较分析，得到按芯片一个或多个功能区域划分的无污损的合格芯片，有污损的合格芯片，无污损的不合格芯片及有污损的不合格芯片的信息，并计算出芯片一个或多个功能区域的致命缺陷率；通过芯片一个或多个功能区域的致命缺陷率得到芯片整体的致命缺陷率，并由所述芯片整体的致命缺陷率预测出晶圆良率。
7.根据权利要求6所述的晶圆良率分析系统，其特征在于，所述芯片整体的致命缺陷率为存储区域的致命缺陷率。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210087749.5A CN103367188B (zh) | 2012-03-28 | 2012-03-28 | 晶圆良率分析方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210087749.5A CN103367188B (zh) | 2012-03-28 | 2012-03-28 | 晶圆良率分析方法及系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103367188A CN103367188A (zh) | 2013-10-23 |
| CN103367188B true CN103367188B (zh) | 2016-08-03 |
Family
ID=49368269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210087749.5A Active CN103367188B (zh) | 2012-03-28 | 2012-03-28 | 晶圆良率分析方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103367188B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN110969175B (zh) | 2018-09-29 | 2022-04-12 | 长鑫存储技术有限公司 | 晶圆处理方法及装置、存储介质和电子设备 |
| CN111316086B (zh) * | 2019-04-04 | 2023-05-02 | 合刃科技（深圳）有限公司 | 表面缺陷光学检测方法及相关装置 |
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| CN112613635B (zh) * | 2020-11-24 | 2023-04-07 | 全芯智造技术有限公司 | 芯片产品的良率预测方法、存储介质及终端 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |