CN103295971A - 一种降低芯片应力的结构与其制造方法 - Google Patents

Abstract

本发明公开了一种降低芯片应力的结构与其制造方法，结构包含一导通孔、多个加固基座、以及多个座体。多个加固基座邻近并环绕于导通孔；多个座体邻近并环绕于导通孔，且座体设置于加固基座的一侧边。其中，加固基座或座体与导通孔并无连结。通过本发明的加固基座、座体、以及加固连线等结构，并将其设置于导通孔邻近区域且环绕导通孔，来增加芯片的横向刚性与纵性刚性，避免芯片因翘曲现象而破坏。

Description

一种降低芯片应力的结构与其制造方法

技术领域

本发明涉及一种芯片的结构与其制造方法，尤指一种可降低芯片应力的结构与其制造方法。

背景技术

传统的导通孔(Through-Silicon Via，以下简称TSV)封装技术的堆叠芯片，在芯片完成后断裂率极高，主要是因为应力(Stress)分布不均匀导致，又在断裂以前会有很大的翘曲现象，最终将使芯片产生裂痕。

一般而言，材料的机械性质的差异，对温度的反应也有显著的不同，例如TSV内部管壁的热膨胀系数约为17ppm/℃，硅芯片的热膨胀系数约为2.3ppm/℃，二氧化硅的的热膨胀系数约为0.5ppm/℃。由于多种材料组合后的性质差异，芯片在升温与降温的过程中进而产生热膨胀的问题，使得芯片内部材料间因温度变化而产生极大的内应力。当内应力过大时，则导致芯片产生机械可靠度的问题，进而产生断裂等现象。

发明内容

本发明的目的之一，是在提供一种降低芯片应力的结构。

本发明的目的之一，是在提供一种降低芯片应力的结构的制造方法。

本发明的目的之一，是在提供一种可利用现有制造工艺制造出降低芯片应力的结构。

本发明的目的之一，可降低芯片因应力造成翘曲现象，进而节省成本。

本发明一实施例提供一种降低芯片应力的结构，结构包含一导通孔、多个加固基座、以及多个座体。多个加固基座邻近并环绕于导通孔；多个座体邻近并环绕于导通孔，且座体设置于加固基座的一侧边。其中，加固基座或座体与导通孔并无连结。

本发明一实施例提供一种降低芯片应力的制造方法，方法包含：设置一导通孔于一第一基板上；在第一基板绕线的过程中，同时设置多个加固基座与多个加固连线，使加固基座与加固连线邻近并环绕导通孔；设置多个锡球在第一基板上时，同时设置多个座体，且座体邻近并环绕该导通孔并位于加固基座上方；以及堆叠一第二基板在第一基板上。

通过本发明的加固基座、座体、以及加固连线等结构，并将其设置于导通孔邻近区域且环绕导通孔，来增加芯片的横向刚性与纵性刚性，避免芯片因翘曲现象而破坏。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1显示本发明降低芯片应力的结构在一实施例的示意图。

图2显示本发明的结构设置于一堆叠式芯片的分解示意图。

图3显示本发明的结构在一实施例的俯视图。

图4显示本发明降低芯片应力的结构在一实施例的应力示意图。

图5显示本发明的加固基座在一实施例的俯视图。

图6显示本发明的加固基座在一实施例的俯视图。

图7显示本发明的加固基座在一实施例的俯视图。

图8显示本发明一实施例的一种降低芯片应力的制造方法流程图。

图9A为本发明降低芯片应力的结构在一实施例分解示意图。

图9B为本发明降低芯片应力的结构在一实施例分解示意图。

图9C为本发明降低芯片应力的结构在一实施例分解示意图。

图9D为本发明降低芯片应力的结构在一实施例分解示意图。

附图标号：

1    芯片

10、11、90、91  基板

100  结构

101  导通孔

102、502、602、702  加固基座

103、503、603、703  座体

104  加固连线

13  锡球

R、r 半径

l、d  距离

L    长

D    宽

W    高

W₁、W₂  短边

V    纵向应力

H    横向应力

S801～S804    步骤

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

请同时参考图1，图1显示本发明降低芯片应力的结构在一实施例的示意图，在本实施例中，结构100设置于一堆叠式的芯片上，且结构100包含有导通孔101、加固基座102、以及座体103。

需注意者，在本发明中的结构100设置于基板10上，其结构100在导通孔101邻近周围均布设多个加固基座102与多个座体103。另外，在本实施例中，结构100在每一个导通孔101邻近周围均布设四个加固基座102与四个座体103，但本发明不应以此为限，亦可视使用者需求增加或减少加固基座102与座体103的数目。

加固基座102设置于邻近并环绕导通孔101，在一实施例中，加固基座102与导通孔101具有一预设距离。除此之外，座体103设置于加固基座102的一侧边，且座体103邻近并环绕于导通孔101。又，在本实施例中，结构100更包含多个加固连线104，且加固连线104用来连结相邻的加固基座102，故加固连线104亦邻近并环绕导通孔101。

另外，在本发明中，加固基座102与座体103可由各种几何形状的导电材料所实现，加固连线104可由一长条状的金属所实现。在一实施例中，加固基座102由几何形状的锡所实现，座体103由几何形状的铜或铝所实现，加固连线104可由铝所实现。

需注意者，在本发明中的加固基座102、座体103、以及加固连线104均不与导通孔101具有耦接关系，换言之，邻近于导通孔101的加固基座102、座体103、以及加固连线104，均不与导通孔101连结。

请同时参考图2，图2显示本发明的结构设置于一堆叠式芯片的分解示意图。芯片1具由基板10与11堆叠而成，且结构100的加固基座102设置于基板10的上表面，加固基座102邻近并环绕于导通孔101。

请注意，在一实施例中，加固基座102亦可设置于基板11的下表面(图未示)，或同时设置于基板10的上表面与基板11的下表面，本发明不应以此为限。如此一来，由于加固连线104用以连结加固基座102，故加固连线104设置于基板10的上表面或基板11的下表面，亦可同时设置于相对应同时设置于基板10的上表面与基板11的下表面。

由于加固基座102可设置于基板10的上表面或加固基座11的下表面，故座体103亦可相对应设置于加固基座102的一侧边，意即当加固基座102设置于基板10的上表面，则座体103设置于加固基座102的上表面；当加固基座102设置于基板11的下表面，则座体103设置于加固基座102的下表面。

请同时参考图3，图3显示本发明的结构在一实施例的俯视图。如图所示，假设导通孔101的孔壁材质与基板10的材质的膨胀系数差为Δα，温度差为ΔT，导通孔101的半径为R，座体103的中心点与导通孔101的中心点的距离为l，加固连线104的形状因子系数为B，则基板10的应力σ在一实施例中满足下式(1)：

$\mathrm{\σ}=-\frac{B\×\mathrm{\Δ\α}\×\mathrm{\ΔT}}{2}\×{\left(\frac{R}{l}\right)}^2---\left(1\right)$

其中，加固连线104的形状因子系数B＝μ×L²×D²×W²/(R+l)²，加固连线104的调整因子为μ，加固连线104的长为L，加固连线104的宽为D，加固连线104的高为W。当加固连线104的长L、宽D、以及高W(图未示)增加时，则代表加固连线104的刚性越大，故，基板10的应力σ相对应降低。

需注意者，在本实施例中，假设加固基座102的半径为r，则导通孔101的半径R，则满足下式(2)：

0.2×R≤r            (2)

换言之，加固基座102的半径r会大于等于0.2倍导通孔101的半径R。

又，座体103的中心点与导通孔101的中心点的距离为l则满足下式(3)

0≤l≤3×(R+r)       (3)

由式(3)可以了解，在一实施例中，导通孔101的半径R与加固基座102的半径r的总和的3倍大于座体103的中心点与导通孔101的中心点的距离l。

除此之外，加固基座102位于基板10的上表面时具有一第一短边与一第二短边，第一短边长度为W₁，则第一短边长度W₁满足下式(4)：

0≤W₁       (4)

又，第二短边长度为W₂，则第二短边长度W₂满足下式(5)：

W₂≤5×R    (5)

在式(5)中，五倍的导通孔101的半径R大于第二短边长度W₂。

在本发明一实施例中，以导通孔101的中心点为圆心，在半径为l内的区域皆可视为导通孔101的邻近区域。

在此请注意，在本实施例中，基板10上具有锡球13，但锡球13与导通孔101具有电性连结关系，且锡球13的中心点与导通孔101的中心点距离d大于座体103的中心点与导通孔101的中心点的距离l，故锡球13可视为不在导通孔101的邻近区域。

请同时参考图1与图4，图4显示本发明降低芯片应力的结构在一实施例的应力示意图，由于芯片因导通孔101内部管壁的热膨胀系数与基板10的热膨胀系数具有差异，则基板10在升温与降温的过程中会产生翘曲现象，故基板10内部会产生一横向应力H与纵向应力V。但，加固连线104可用来增加基板10的横向刚性，除此之外，座体103亦可用以增加基板10的纵向刚性，故可以减少基板10内部所产生横向应力H与纵向应力V，以避面产生翘曲现象。

接着，请同时参考图5，图5为本发明的加固基座在另一实施例的俯视图，在本实施例中两个加固基座502分别由两个长方形的长条状导电材料交叉或相交结合而成，且座体503为圆形的球状体。

请同时参考图6，图6显示本发明的加固基座在一实施例的俯视图，在本实施例中两个加固基座602分别由两个椭圆形的长条状导电材料交叉或相交结合而成，且座体603为圆形的球状体。

请同时参考图7，图7为本发明的加固基座在另一实施例的俯视图，在本实施例中，结构具有四个加固基座702，四个加固基座702分别由四个三角形的导电材料交叉或相交结合而成，且座体703为方形的座体所实现。

请同时参考下表(一)，下表(一)为本发明一实施例的实做的数据，由表(一)可以了解，利用本发明的加固基座、座体、以及加固连线，可使芯片内部应力降低，且在图5的结构中，芯片内部的应力较现有结构的内部应力减少36.04％；在图6的结构中，芯片内部的应力较现有结构的内部应力减少42.08％；图7的结构虽无加固连线704连结加固基座702，但依然可以减少芯片内部的应力。

表(一)本发明一实施例的实做的数据

由上述实验数据可以了解，本发明的结构能有效减少因材料性质差异，在芯片在升温与降温的过程中芯片内部的应力。

图8显示本发明一实施例的一种降低芯片应力的制造方法，包含下列步揍：

步骤S801：设置一导通孔901在一第一基板上90，请同时参考图9A的分解示意图；

步骤S802：在第一基板布线的过程中，同时设置多个加固基座902与多个加固连线904，使加固基座902并环绕导通孔901时参考第9B的分解示意图；

步骤S803：设置锡球13在第一基板90上时，同时设置多个座体903，且座体903邻近并环绕导通孔901并位于加固基座902上方，请同时参考图9C的分解示意图；以及

步骤S804：堆叠一第二基板91在第一基板90上，请同时参考图9D的分解示意图。

以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，该行业者可进行各种变形或变更。

综上所述，现有技术的芯片是利用多种材料进行组合，但因组合后的材料性质差异，在芯片在升温与降温的过程中，使得芯片内部材料间因温度变化而产生极大的内应力。但通过本发明的加固基座、座体、以及加固连线等结构，并将其设置于导通孔邻近区域且环绕导通孔，来增加芯片的横向刚性与纵性刚性，避免芯片因翘曲现象而破坏。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种降低芯片应力的结构，其特征在于，所述结构包含：

一导通孔；

多个加固基座，邻近并环绕于所述导通孔；以及

多个座体，邻近并环绕于所述导通孔，且所述座体设置于所述加固基座的一侧边；

其中，所述加固基座或所述座体与所述导通孔无连结。

2.如权利要求1所述的结构，其特征在于，所述加固基座为一几何形状的导电材料。

3.如权利要求1所述的结构，其特征在于，所述加固基座与座体相连。

4.如权利要求2或3所述的结构，其特征在于，所述结构包含多个加固连线，所述加固连线用以连结相邻的所述加固基座，所述加固连线环绕所述导通孔，且所述加固连线与所述导通孔并无连结。

5.如权利要求4所述的结构，其特征在于，所述加固基座设置于一堆叠式芯片的一第一基板的上表面或一第二基板的下表面；所述加固连线设置于所述第一基板的上表面或所述第二基板的下表面；所述座体设置于所述第一基板的上表面与所述第二基板的下表面之间；以及，所述座体设置于所述加固基座的上表面或所述加固基座的下表面。

6.如权利要求5所述的结构，其特征在于，所述加固连线用以增加所述第一基板的横向刚性，所述座体用以增加所述第一基板的纵向刚性。

7.如权利要求5所述的结构，其特征在于，所述导通孔的孔壁材质与所述第一基板的材质的膨胀系数差为Δα，温度差为ΔT，所述导通孔的半径为R，所述座体的中心点与所述导通孔的中心点的距离为l，所述加固连线形状因子系数为B，则所述第一基板的应力σ满足下式：

$\mathrm{\σ}=-\frac{B\×\mathrm{\Δ\α}\×\mathrm{\ΔT}}{2}\×{\left(\frac{R}{l}\right)}^2$

其中，所述加固连线形状因子系数B＝μ×L²×D²×W²/(R+l)²，且所述加固连线的调整因子为μ，所述加固连线的长为L，所述加固连线的宽为D，所述加固连线的高为W，故，所述加固连线的长L、宽D、以及高W增加时，则所述第一基板的应力σ相对应降低。

8.如权利要求7所述的结构，其特征在于，所述加固基座的半径为r，则所述导通孔的半径R满足0.2×R≤r；所述座体的中心点与所述导通孔的中心点的距离l满足0≤l≤3×(R+r)；所述加固基座具有一第一短边与一第二短边，所述第一短边长度为W₁，则所述第一短边长度W₁满足0≤W₁；以及，所述第二短边长度为W₂，则所述第二短边长度W₂满足W₂≤5×R。

9.一种降低芯片应力的制造方法，其特征在于，所述方法包含：

设置一导通孔于一第一基板上；

在所述第一基板绕线的过程中，同时设置多个加固基座与多个加固连线，使所述加固基座与所述加固连线邻近并环绕所述导通孔；

设置多个锡球在所述第一基板上时，同时设置多个座体，且所述座体邻近并环绕所述导通孔并位于所述加固基座上方；以及

堆叠一第二基板在所述第一基板上。

10.如权利要求9所述的方法，其特征在于，所述锡球与所述导通孔具有电性连结关系，所述座体、所述加固基座、以及所述加固连线与所述导通孔或所述锡球无连结。

11.如权利要求9所述的方法，其特征在于，所述加固连线用以连结相邻的所述加固基座。

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