TW201336035A - 一種降低晶片應力之結構與其製造方法 - Google Patents

一種降低晶片應力之結構與其製造方法 Download PDF

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Abstract

本發明提供了一種降低晶片應力之結構與其製造方法，結構包含一導通孔、複數個加固基座、以及複數個座體。複數個加固基座鄰近並環繞於導通孔；複數個座體鄰近並環繞於導通孔，且座體設置於加固基座之一側邊。其中，加固基座或座體與導通孔並無連結。

Description

一種降低晶片應力之結構與其製造方法
本發明係關於一種晶片之結構與其製造方法，尤指一種可降低晶片應力之結構與其製造方法。
傳統的導通孔(Through-Silicon Via，以下簡稱TSV)封裝技術之堆疊晶片，在晶片完成後斷裂率極高，主要是因為應力(Stress)分布不均勻導致，又在斷裂以前會有很大的翹曲現象，最終將使晶片產生裂痕。
一般而言，材料的機械性質之差異，對溫度的反應也有顯著的不同，例如TSV內部管壁的熱膨脹係數約為17 ppm/℃，矽晶片的熱膨脹係數約為2.3 ppm/℃，二氧化矽的的熱膨脹係數約為0.5 ppm/℃。由於複數種材料組合後的性質差異，晶片在升溫與降溫的過程中進而產生熱膨脹的問題，使得晶片內部材料間因溫度變化而產生極大的內應力。當內應力過大時，則導致晶片產生機械可靠度的問題，進而產生斷裂等現象。
本發明之目的之一，是在提供一種降低晶片應力之結構。
本發明之目的之一，是在提供一種降低晶片應力之結構之製造方法。
本發明之目的之一，是在提供一種可利用現有製程製造出降低晶片應力之結構。
本發明之目的之一，可降低晶片因應力造成翹曲現象，進而節省成本。
本發明一實施例提供一種降低晶片應力之結構，結構包含一導通孔、複數個加固基座、以及複數個座體。複數個加固基座鄰近並環繞於導通孔；複數個座體鄰近並環繞於導通孔，且座體設置於加固基座之一側邊。其中，加固基座或座體與導通孔並無連結。
本發明一實施例提供一種降低晶片應力之製造方法，方法包含：設置一導通孔於一第一基板上；在第一基板繞線的過程中，同時設置複數個加固基座與複數個加固連線，使加固基座與加固連線鄰近並環繞導通孔；設置複數個錫球在第一基板上時，同時設置複數個座體，且座體鄰近並環繞該導通孔並位於加固基座上方；以及堆疊一第二基板在第一基板上。
請同時參考第1圖，第1圖顯示本發明降低晶片應力之結構於一實施例之示意圖，在本實施例中，結構100係設置於一堆疊式之晶片上，且結構100包含有導通孔101、加固基座102、以及座體103。
需注意者，在本發明中之結構100設置於基板10上，其結構100在導通孔101鄰近週圍均佈設複數個之加固基座102與複數個之座體103。另外，在本實施例中，結構100在每一個導通孔101鄰近週圍均佈設四個之加固基座102與四個座體103，但本發明不應以此為限，亦可視使用者需求增加或減少加固基座102與座體103的數目。
加固基座102設置於鄰近並環繞導通孔101，在一實施例中，加固基座102與導通孔101具有一預設距離。除此之外，座體103設置於加固基座102之一側邊，且座體103鄰近並環繞於導通孔101。又，在本實施例中，結構100更包含複數個加固連線104，且加固連線104用來連結相鄰之加固基座102，故加固連線104亦鄰近並環繞導通孔101。
另外，在本發明中，加固基座102與座體103係可由各種幾何形狀之導電材料所實現，加固連線104可由一長條狀之金屬所實現。在一實施例中，加固基座102係由幾何形狀之錫所實現，座體103係由幾何形狀之銅或鋁所實現，加固連線104係可由鋁所實現。
需注意者，在本發明中之加固基座102、座體103、以及加固連線104均不與導通孔101具有耦接關係，換言之，鄰近於導通孔101之加固基座102、座體103、以及加固連線104，均不與導通孔101連結。
請同時參考第2圖，第2圖顯示本發明之結構設置於一堆疊式晶片之分解示意圖。晶片1具由基板10與11堆疊而成，且結構100之加固基座102係設置於基板10之上表面，加固基座102鄰近並環繞於導通孔101。
請注意，在一實施例中，加固基座102亦可設置於基板11之下表面(圖未示)，或同時設置於基板10之上表面與基板11之下表面，本發明不應以此為限。如此一來，由於加固連線104係用以連結加固基座102，故加固連線104設置於基板10之上表面或基板11之下表面，亦可同時設置於相對應同時設置於基板10之上表面與基板11之下表面。
由於加固基座102可設置於基板10之上表面或加固基座11之下表面，故座體103亦可相對應設置於加固基座102之一側邊，意即當加固基座102設置於基板10之上表面，則座體103設置於加固基座102之上表面；當加固基座102設置於基板11之下表面，則座體103設置於加固基座102之下表面。
請同時參考第3圖，第3圖顯示本發明之結構於一實施例之俯視圖。如圖所示，假設導通孔101之孔壁材質與基板10之材質之膨脹係數差為Δα，溫度差為ΔT，導通孔101之半徑為R，座體103之中心點與導通孔101之中心點之距離為l，加固連線104之形狀因子係數為B，則基板10之應力σ在一實施例中係滿足下式(1)：
其中，加固連線104之形狀因子係數B=μ×L2×D2×W2/(R+l)2，加固連線104之調整因子為μ，加固連線104之長為L，加固連線104之寬為D，加固連線104之高為W。，當加固連線104之長L、寬D、以及高W(圖未示)增加時，則代表加固連線104之剛性越大，故，基板10之應力σ相對應係降低。
需注意者，在本實施例中，假設加固基座102之半徑為r，則導通孔101之半徑R，則滿足下式(2)：
0.2×R≦r　(2)
換言之，加固基座102之半徑r會大於等於0.2倍導通孔101之半徑R。
又，座體103之中心點與導通孔101之中心點之距離為l則滿足下式(3)
0≦l≦3×(R+r)　(3)
由式(3)可以了解，在一實施例中，導通孔101之半徑R與加固基座102之半徑r之總和的3倍係大於座體103之中心點與導通孔101之中心點之距離l。
除此之外，加固基座102位於基板10之上表面時具有一第一短邊與一第二短邊，第一短邊長度為W1，則第一短邊長度W1滿足下式(4)：
0≦W1　(4)
又，第二短邊長度為W2，則第二短邊長度W2滿足下式(5)：
W2≦5×R　(5)
在式(5)中，五倍的導通孔101之半徑R係大於第二短邊長度W2。
在本發明一實施例中，以導通孔101之中心點為圓心，在半徑為l內之區域皆可視為導通孔101之鄰近區域。
在此請注意，在本實施例中，基板10上具有錫球13，但錫球13與導通孔101具有電性連結關係，且錫球13之中心點與導通孔101之中心點距離d大於座體103之中心點與導通孔101之中心點之距離l，故錫球13可視為不在導通孔101之鄰近區域。
請同時參考第1圖與第4圖，第4圖顯示本發明降低晶片應力之結構於一實施例之應力示意圖，由於晶片因導通孔101內部管壁的熱膨脹係數與基板10之熱膨脹係數具有差異，則基板10在升溫與降溫的過程中會產生翹曲現象，故基板10內部會產生一橫向應力H與縱向應力V。但，加固連線104可用來增加基板10之橫向剛性，除此之外，座體103亦可用以增加基板10之縱向剛性，故可以減少基板10內部所產生橫向應力H與縱向應力V，以避面產生翹曲現象。
接著，請同時參考第5圖，第5圖為本發明之加固基座於另一實施例之俯視圖，在本實施例中兩個加固基座502係分別由兩個長方形之長條狀導電材料交叉或相交結合而成，且座體503為圓形之球狀體。
請同時參考第6圖，第6圖顯示本發明之加固基座於一實施例之俯視圖，在本實施例中兩個加固基座602係分別由兩個橢圓形之長條狀導電材料交叉或相交結合而成，且座體603為圓形之球狀體。
請同時參考第7圖，第7為本發明之加固基座於另一實施例之俯視圖，在本實施例中，結構具有四個加固基座702，四個加固基座702係分別由四個三角形之導電材料交叉或相交結合而成，且座體703為方形之座體所實現。
請同時參考下表(一)，下表(一)為本發明一實施例之實做之數據，由表(一)可以了解，利用本發明的加固基座、座體、以及加固連線，可使晶片內部應力降低，且在第5圖之結構中，晶片內部之應力較習知結構之內部應力減少36.04%；在第6圖之結構中，晶片內部之應力較習知結構之內部應力減少42.08%；第7圖之結構雖無加固連線704連結加固基座702，但依然可以減少晶片內部之應力。
由上述實驗數據可以了解，本發明之結構能有效減少因材料性質差異，在晶片在升溫與降溫的過程中晶片內部的應力。
第8圖顯示本發明一實施例之一種降低晶片應力之製造方法，包含下列步揍：步驟S801：設置一導通孔901於一第一基板上90，請同時參考第9A圖之分解示意圖；步驟S802：在第一基板佈線的過程中，同時設置複數個加固基座902與複數個加固連線904，使加固基座902並環繞導通孔901時參考第9B之分解示意圖；步驟S803：設置錫球13在第一基板90上時，同時設置複數個座體903，且座體903鄰近並環繞導通孔901並位於加固基座902上方，請同時參考第9C圖之分解示意圖；以及步驟S804：堆疊一第二基板91在第一基板90上，請同時參考第9D圖之分解示意圖。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。
綜上所述，習知技術之晶片是利用複數種材料進行組合，但因組合後之材料性質差異，在晶片在升溫與降溫的過程中，使得晶片內部材料間因溫度變化而產生極大的內應力。但透過本發明之加固基座、座體、以及加固連線等結構，並將其設置於導通孔鄰近區域且環繞導通孔，來增加晶片之橫向剛性與縱性剛性，避免晶片因翹曲現象而破壞。
1．．．晶片
10、11、90、91．．．基板
100．．．結構
101．．．導通孔
102、502、602、702．．．加固基座
103、503、603、703．．．座體
104．．．加固連線
13．．．錫球
R、r．．．半徑
l、d．．．距離
L．．．長
D．．．寬
W．．．高
W1、W2．．．短邊
V．．．縱向應力
H．．．橫向應力
S801~S804．．．步骤
第1圖顯示本發明降低晶片應力之結構於一實施例之示意圖。
第2圖顯示本發明之結構設置於一堆疊式晶片之分解示意圖。
第3圖顯示本發明之結構於一實施例之俯視圖。
第4圖顯示本發明降低晶片應力之結構於一實施例之應力示意圖。
第5圖顯示本發明之加固基座於一實施例之俯視圖。
第6圖顯示本發明之加固基座於一實施例之俯視圖。
第7圖顯示本發明之加固基座於一實施例之俯視圖。
第8圖顯示本發明一實施例之一種降低晶片應力之製造方法流程圖。
第9A圖之本發明降低晶片應力之結構於一實施例分解示意圖。
第9B圖之本發明降低晶片應力之結構於一實施例分解示意圖。
第9C圖之本發明降低晶片應力之結構於一實施例分解示意圖。
第9D圖之本發明降低晶片應力之結構於一實施例分解示意圖。
1．．．晶片
10．．．基板
100．．．結構
101．．．導通孔
102．．．加固基座
103．．．座體
104．．．加固連線
13．．．錫球

Claims (11)

  1. 一種降低晶片應力之結構，該結構包含：一導通孔；複數個加固基座，鄰近並環繞於該導通孔；以及複數個座體，鄰近並環繞於該導通孔，且該些座體設置於該加固基座之一側邊；其中，該些加固基座或該些座體與該導通孔無連結。
  2. 如申請專利範圍第1項記載之結構，其中，該加固基座為一幾何形狀之導電材料。
  3. 如申請專利範圍第1項記載之結構，其中，該加固基座與座體相連。
  4. 如申請專利範圍第2或第3項記載之結構，其中，該結構包含複數個加固連線，該些加固連線用以連結相鄰之該些加固基座，該些加固連線環繞該導通孔，且該些加固連線與該導通孔並無連結。
  5. 如申請專利範圍第4項記載之結構，其中，該些加固基座係設置於一堆疊式晶片之一第一基板之上表面或一第二基板之下表面；該些加固連線設置於該第一基板之上表面或該第二基板之下表面；該些座體設置於該第一基板之上表面與該第二基板之下表面之間；以及，該些座體設置於該加固基座之上表面或該加固基座之下表面。
  6. 如申請專利範圍第5項記載之結構，其中，該些加固連線用以增加該第一基板之橫向剛性，該些座體用以增加該第一基板之縱向剛性。
  7. 如申請專利範圍第5項記載之結構，其中，該導通孔之孔壁材質與該第一基板之材質之膨脹係數差為Δα，溫度差為ΔT，該導通孔之半徑為R，該些座體之中心點與該導通孔之中心點之距離為l，該加固連線形狀因子係數為B，則該第一基板之應力σ滿足下式： 其中，該加固連線形狀因子係數B=μ×L2×D2×W2/(R+l)2，且該加固連線之調整因子為μ，該加固連線之長為L，該加固連線之寬為D，該加固連線之高為W，故，該加固連線之長L、寬D、以及高W增加時，則該第一基板之應力σ相對應係降低。
  8. 如申請專利範圍第7項記載之結構，其中，該加固基座之半徑為r，則該導通孔之半徑R滿足0.2×R≦r；該些座體之中心點與該導通孔之中心點之距離l滿足0≦l≦3×(R+r)；該些加固基座具有一第一短邊與一第二短邊，該第一短邊長度為W1，則該第一短邊長度W1滿足0≦W1；以及，該第二短邊長度為W2，則第二短邊長度W2滿足W2≦5×R。
  9. 一種降低晶片應力之製造方法，該方法包含：設置一導通孔於一第一基板上；在該第一基板繞線的過程中，同時設置複數個加固基座與複數個加固連線，使該些加固基座與該些加固連線鄰近並環繞該導通孔；設置複數個錫球在該第一基板上時，同時設置複數個座體，且該些座體鄰近並環繞該導通孔並位於該些加固基座上方；以及堆疊一第二基板在該第一基板上。
  10. 如申請專利範圍第9項記載之結構，其中，該些錫球與該導通孔具有電性連結關係，該些座體、該些加固基座、以及該些加固連線與該導通孔或該些錫球無連結。
  11. 如申請專利範圍第9項記載之結構，該些加固連線用以連結相鄰之該些加固基座。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3494593B2 (ja) * 1999-06-29 2004-02-09 シャープ株式会社 半導体装置及び半導体装置用基板
JP2002257895A (ja) * 2001-02-28 2002-09-11 Ibiden Co Ltd プローブカード
TWI291757B (en) * 2005-11-16 2007-12-21 Ind Tech Res Inst Structure to reduce stress for vias and a fabricating method thereof
CN100444393C (zh) * 2006-12-27 2008-12-17 中国科学院上海技术物理研究所 可释放热失配应力的硅基碲镉汞凝视红外焦平面器件芯片
US8097964B2 (en) * 2008-12-29 2012-01-17 Texas Instruments Incorporated IC having TSV arrays with reduced TSV induced stress
TWI366890B (en) * 2008-12-31 2012-06-21 Ind Tech Res Inst Method of manufacturing through-silicon-via and through-silicon-via structure
US8344493B2 (en) * 2011-01-06 2013-01-01 Texas Instruments Incorporated Warpage control features on the bottomside of TSV die lateral to protruding bottomside tips
TWI449152B (zh) * 2011-12-21 2014-08-11 Ind Tech Res Inst 半導體元件堆疊結構
US8860185B2 (en) * 2012-01-25 2014-10-14 Globalfoundries Singapore Pte Ltd Crack-arresting structure for through-silicon vias

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