CN103295955A - 半导体结构的制造方法 - Google Patents
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Abstract
一种半导体结构的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成介质层，所述介质层内形成有硬掩模层，所述硬掩模层包含通孔图案；在所述介质层上形成包含沟槽图案的光刻胶层；以所述包含沟槽图案的光刻胶层为掩模对所述介质层进行刻蚀，至暴露出硬掩模层，以形成沟槽；以所述硬掩模层和包含沟槽图案的光刻胶层为掩模对形成有沟槽的介质层进行刻蚀，至暴露出半导体衬底，以形成通孔。本发明半导体结构的制造方法提高了所形成半导体结构中通孔位置的准确性，进而提高了包含本发明半导体结构的器件的稳定性和可靠性。
Description
技术领域
本发明涉及半导体技术领域，更为具体的，本发明涉及一种半导体结构的制造方法。
背景技术
随着半导体制造工艺的发展，半导体芯片的面积越来越小，同时，在一个半导体芯片上的半导体器件的数量也越来越多。在半导体电路中，半导体器件之间的信号传输需要高密度的金属互连线，然而这些金属互连线带来的大电阻和寄生电容已经成为限制半导体电路速度的主要因素。
在传统的半导体工艺中，金属铝一般被用作半导体器件之间的金属互连线，随着半导体工艺的发展，金属铝互连线已经部分被金属铜互连线所替代。这是因为一方面金属铜与金属铝相比具有较小的电阻值，采用金属铜互连线可提高半导体器件之间信号的传输速度；另一方面，低介电常数(Low K)或超低介电常数(Ultra low k，ULK)绝缘材料被用作金属层间的介质层的主要成分，减小了金属层之间的寄生电容。
基于金属铜互连线和Low K或ULK的双大马士革(dual damascene)工艺得到广泛应用。双大马士革工艺的特点就是制造多层高密度的金属互连结构，在一定程度上克服了大电阻和寄生电容的问题，从而使半导体电路更高效。双大马士革结构包括通孔(via)和沟槽(trench)。
现有技术中形成双大马士革结构可以采用三种方法：先形成通孔再形成沟槽(即via-first工艺)、先形成沟槽再形成通孔(即trench-first工艺)、自对准工艺(即self-aligned工艺)。下面以自对准工艺(即self-aligned工艺)进行说明。
如图1所示，提供半导体衬底100，所述半导体衬底100中包括用于实现电连接的金属导线102；
如图2所示，在所述半导体衬底100上形成介质层104；
如图3所示，在所述介质层104上形成包含与沟槽相对应的硬掩模图案的硬掩模层106；
如图4所示，在所述硬掩模层106上依次沉积掩模层108和光刻胶层，所述光刻胶层上形成有与通孔相对应的光刻胶图案110；
如图5所示，以与通孔相对应的光刻胶图案110为掩模，刻蚀掩模层108，至露出介质层104，去除光刻胶图案110；
如图6所示，以刻蚀后的掩模层108为掩模，刻蚀介质层104至露出半导体衬底100中的金属导线102，形成通孔；
如图7所示，去除刻蚀后的掩模层108，以硬掩模层106为掩模，刻蚀所述介质层104，形成沟槽。
如图8所示，在沟槽和通孔中填充铜金属，且进行平坦化处理，去除硬掩模层106，金属层的上表面与介质层104的上表面齐平。沟槽中的铜金属形成金属线112，通孔中的铜金属形成插塞112b。
通过上述技术形成双大马士革结构时，在以掩模层108为掩模刻蚀介质层104至露出半导体衬底100中的金属导线102，以形成通孔的过程中，由于介质层104较厚，以及位于介质层104上的硬掩模层106较薄，导致刻蚀时间较长，位于硬掩模层106开口处掩模层材料易被刻蚀掉，导致通孔的位置发生偏移，进而导致介质层104中插塞112b间的距离d变小，使包含上述双大马士革结构的半导体器件的击穿电压变小，影响了所制造半导体器件的稳定能和可靠性。
在申请号为10183458的美国专利申请文件中可以发现更多关于双大马士革结构的技术。
发明内容
本发明解决的问题是提供一种半导体结构的制造方法，避免所形成通孔的位置发生偏移，提高所制造半导体器件的稳定性和可靠性。
为解决上述问题，本发明提供了一种半导体结构的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成介质层，所述介质层内形成有硬掩模层，所述硬掩模层包含通孔图案；
在所述介质层上形成包含沟槽图案的光刻胶层；
以所述包含沟槽图案的光刻胶层为掩模对所述介质层进行刻蚀，至暴露出硬掩模层，以形成沟槽；
以所述硬掩模层和包含沟槽图案的光刻胶层为掩模对形成有沟槽的介质层进行刻蚀，至暴露出半导体衬底，以形成通孔。
可选的，所述介质层包括第一介质层和第二介质层，在所述半导体衬底上形成介质层的步骤包括：
在所述半导体衬底上沉积第一介质层；
在所述第一介质层上涂覆光刻胶，图形化所述光刻胶，形成包含硬掩模图案的光刻胶层；
以所述包含硬掩模图案的光刻胶层为掩模，刻蚀所述第一介质层，形成硬掩模凹槽；
去除所述包含硬掩模图案的光刻胶层；
在所述硬掩模凹槽内以及第一介质层上沉积硬掩模材料，平坦化所述硬掩模材料，至暴露出第一介质层，形成所述硬掩模层；
在所述第一介质层以及硬掩模层上沉积第二介质层。
可选的，所述介质层包括第一介质层和第二介质层，在所述半导体衬底上形成介质层的步骤包括：
在所述半导体衬底上依次沉积第一介质层、硬掩模材料层和光刻胶；
图形化所述光刻胶，以形成包含硬掩模图案的光刻胶层；
以所述包含硬掩模图案的光刻胶层为掩模，刻蚀所述硬掩模材料层，形成所述硬掩模层；
去除所述包含硬掩模图案的光刻胶层；
在未被所述硬掩模层覆盖的第一介质层和所述硬掩模层上沉积第二介质层。
可选的，所述介质层的材质为低k材料或超低k材料。
可选的，所述硬掩模层的材质为氮化钛或氮化钽。
可选的，所述硬掩模层的厚度在150埃～300埃范围内。
可选的，以所述包含沟槽图案的光刻胶层为掩模对所述介质层进行刻蚀，至暴露出硬掩模层，以形成沟槽时，所述刻蚀为干法刻蚀。
可选的，以所述硬掩模层和包含沟槽图案的光刻胶层为掩模对形成有沟槽的介质层进行刻蚀，至暴露出半导体衬底，以形成通孔时，所述刻蚀为干法刻蚀。
可选的，以所述硬掩模层和包含沟槽图案的光刻胶层为掩模对形成有沟槽的介质层进行刻蚀，至暴露出半导体衬底，以形成通孔后还包括：在所述沟槽和通孔内沉积金属材料，进行平坦化处理，至暴露出介质层。
可选的，所述金属材料为铜金属。
与现有技术相比，本发明具有以下优点：
(1)本发明提供了一种包含双大马士革结构的半导体结构的制作方法，在形成双大马士革结构中沟槽和通孔之前，先在待形成沟槽和通孔的介质层内形成作为刻蚀通孔掩模的硬掩模层，然后以位于介质层上、包含沟槽图案的光刻胶为掩模刻蚀形成沟槽，再以包含沟槽图案的光刻胶以及硬掩模层为掩模刻蚀形成通孔，有效减少以硬掩模层为掩模刻蚀通孔的时间，避免因介质层太厚、刻蚀沟槽或通孔的时间太长而导致部分硬掩模层被去除，而导致形成于通孔中的插塞位置不准确，提高了包含本发明半导体结构的器件的稳定性和可靠性。
(2)本发明中硬掩模层还能够作为沟槽刻蚀的停止层，通过控制硬掩模层位于介质层中的位置，可以精确控制沟槽和通孔的深度，保证沟槽和通孔的深度比较均匀，从而半导体结构的电阻分布很均匀，提高了包含本发明半导体结构的器件的电学性能。
附图说明
图1至图8是现有技术中一种半导体器件的制造方法的示意图；
图9为本发明半导体结构的制造方法一实施方式的流程示意图；
图10至图25是本发明实施例一中半导体结构的制造方法所形成各阶段半导体结构的示意图；
图26至图38是本发明实施例二中半导体结构的制造方法所形成各阶段半导体结构的示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。
正如背景技术部分所述，现有技术在形成包含双大马士革结构的半导体结构过程中，由于介质层太厚以及硬掩模层的厚度较薄，在刻蚀介质层形成沟槽和通孔的刻蚀时，作为刻蚀通孔掩模的部分硬掩模层被去除，进而导致形成于通孔中的插塞位置不准确，影响了包含所制造半导体结构的器件的稳定性和可靠性。
针对上述缺陷，本发明提供了一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成介质层，所述介质层内形成有硬掩模层；在所述介质层上形成包含沟槽图案的光刻胶层；以所述包含沟槽图案的光刻胶层为掩模对所述介质层进行刻蚀，至暴露出硬掩模层，以形成沟槽；以所述硬掩模层和包含沟槽图案的光刻胶层为掩模对所述介质层进行刻蚀，至暴露出半导体衬底，以形成通孔。
本发明半导体结构的制作方法，在形成双大马士革结构中沟槽和通孔之前，先在待形成沟槽和通孔的介质层内形成作为刻蚀通孔掩模的硬掩模层，然后以位于介质层上、包含沟槽图案的光刻胶为掩模刻蚀形成沟槽，再以包含沟槽图案的光刻胶以及硬掩模层为掩模刻蚀形成通孔，避免在沟槽和通孔的刻蚀过程中将刻蚀通孔的硬掩模层去除，提高了所形成通孔位置的准确性，进一步提高了包含本发明半导体结构的器件的稳定性和可靠性。
下面结合附图进行详细说明。
参考图9，为本发明半导体结构的制造方法一实施方式的流程示意图，包括：
步骤S1，提供半导体衬底，在所述半导体衬底上形成介质层，所述介质层内形成有硬掩模层，所述硬掩模层包含通孔图案；
步骤S2，在所述介质层上形成包含沟槽图案的光刻胶层；
步骤S3，以所述包含沟槽图案的光刻胶层为掩模对所述介质层进行刻蚀，至暴露出硬掩模层，以形成沟槽；
步骤S4，以所述硬掩模层和包含沟槽图案的光刻胶层为掩模对形成有沟槽的介质层进行刻蚀，至暴露出半导体衬底，以形成通孔；
步骤S5，在所述沟槽和通孔内沉积金属材料，进行平坦化处理，至暴露出介质层。
接下来，结合具体的实施例，对本发明半导体结构的制造方法进行说明。
实施例一
参考图10至图25，为本发明实施例一中半导体结构的制造方法所形成各阶段半导体结构的示意图，本实施例中半导体结构的制造方法大致包括以下步骤：
如图10所示，提供半导体衬底200。
所述半导体衬底200可以是硅或者硅锗。所述半导体衬底200可以包括用于实现电连接的金属导线，还可以包括MOS管等器件。
本实施例中，以包括金属导线202的半导体衬底200对本发明半导体结构的制造方法进行说明。
如图11所示，在半导体衬底200上沉积第一介质层204a。
所述第一介质层204a的材质可以为低k材料，如黑钻石(black diamond)等；也可以为超低k材料，如SiOCH等。
所述第一介质层204a的厚度由插塞的厚度决定，具体地，本实施例中第一介质层204a的厚度等于插塞的厚度。
所述第一介质层204a的具体形成工艺对于本领域的技术人员是熟知的，在此不再赘述。
如图12所示，在所述第一介质层204a上涂覆光刻胶，图形化所述光刻胶，形成包含硬掩模图案的光刻胶层206；
本发明并不限制光刻胶的材料，可以是任意材料的光刻胶。
如图13所示，以所述包含硬掩模图案的光刻胶层206为掩模，刻蚀所述第一介质层204a，形成硬掩模凹槽。
具体的，通过干法刻蚀工艺刻蚀所述第一介质层204a，形成硬掩模凹槽。其中，刻蚀气体可以为CF4、CHF3或C4F8，刻蚀气体的流量可以在10sccm～200sccm范围内，刻蚀温度可以在30摄氏度～60摄氏度范围内，压强可以在20毫托～150毫托范围内。所述硬掩模层凹槽的深度在150埃～300埃范围内。
在形成硬掩模凹槽后，去除位于第一介质层204a上包含硬掩模图案的光刻胶层206。所述光刻胶层206的去除工艺作为本领域技术人员的公知技术，在此不做赘述。
如图14所示，在所述硬掩模凹槽内以及第一介质层204a上沉积硬掩模材料207。
所述硬掩模材料207可以为氮化钛(TiN)或者氮化钽(TaN)。
如图15所示，平坦化所述硬掩模材料207，至暴露出第一介质层204a，形成硬掩模层208。所述硬掩模层208的厚度在150埃～300埃范围内。所述硬掩模层208作为后续形成半导体结构中通孔的掩模层。
在本实施例中，所述硬掩模层208填满硬掩模凹槽，且其上表面与第一介质层204a的上表面齐平。即所述硬掩模层208的厚度与硬掩模层凹槽的深度相同。
在其他实施例中，所述硬掩模层208的厚度还可以小于硬掩模层凹槽的深度。
如图16所示，在所述第一介质层204a以及硬掩模层208上沉积第二介质层204b。
所述第二介质层204b的材质可以为低k材料，如黑钻石(black diamond)等；也可以为超低k材料，如SiOCH等。所述第一介质层204a与第二介质层204b的材质可以相同也可以不相同。
所述第二介质层204b的厚度由金属线的厚度决定，具体地，所述第二介质层204b的厚度等于金属线的厚度。
接着，在所述第二介质层204b上形成包含沟槽图案的光刻胶层210，所形成半导体结构的俯视图如图17所示，其中，光刻胶层210中沟槽图案的长度为L1，沟槽图案的宽度为W1，图17中半导体结构沿AA、BB、CC、和DD方向的剖视图分别如图18、图19、图20和图21所示。
如图18所示，所述光刻胶层210中包含沟槽图案的开口，沟槽图案开口的长度L1大于作为通孔刻蚀掩模的硬掩模层208开口长度L2、小于或者等于硬掩模层208之间的最大长度L3，即L2＜L1≤L3。
如图21所示，所述光刻胶层210中沟槽图案的开口宽度W1大于或者等于作为通孔刻蚀掩模的硬掩模层208宽度W2，即W1≥W2。
然后，以所述包含沟槽图案的光刻胶层210为掩模对所述第二介质层204b进行刻蚀，至暴露出硬掩模层208，以形成沟槽。在形成沟槽后，所形成的半导体结构沿图17中AA方向的剖视图如图22所示。
具体的，以所述包含沟槽图案的光刻胶层210为掩模、通过干法刻蚀工艺刻蚀所述第二介质层204b，形成沟槽。其中，刻蚀气体可以为CF4、CHF3或C4F8，刻蚀气体的流量可以在10sccm～200sccm范围内，刻蚀温度可以在30摄氏度～60摄氏度范围内，压强可以在20毫托～150毫托范围内。
在刻蚀第二介质层204b以形成沟槽的过程中，由于刻蚀气体对第二介质层204b与硬掩模层208的刻蚀选择比较大，所述硬掩模层208能够作为沟槽刻蚀的停止层，通过控制第二介质层204b的厚度精确控制沟槽的深度，保证了沟槽和通孔的深度比较均匀，从而半导体结构的电阻分布很均匀，提高了所制造半导体结构的电学性能。
如图23所示，以所述硬掩模层208和包含沟槽图案的光刻胶层210为掩模对所述第一介质层204a进行刻蚀，至暴露出半导体衬底200，以形成通孔。
具体的，以所述硬掩模层208和包含沟槽图案的光刻胶层210为掩模、通过干法刻蚀工艺对所述第一介质层204a进行刻蚀，形成通孔。
在具体实施例中，刻蚀形成通孔的过程中，刻蚀气体可以为C4F8、Ar和N2的混合气体，其中刻蚀气体C4F8的流量在10sccm～50sccm范围内，刻蚀温度在30摄氏度～60摄氏度范围内，压强在20毫托～150毫托范围内。
由于硬掩模层208位于第一介质层204a和第二介质层204b之间，在刻蚀第二介质层204b以形成沟槽的过程中，即使硬掩模层208很薄也不会被刻蚀去除，保障了硬掩模层208的完整性。同时，由于第一介质层204a相对于整个介质层(第一介质层204a与第二介质层204b共同构成介质层)较薄，使得刻蚀第一介质层204a形成通孔时的刻蚀时间较短，避免了因刻蚀时间过长将部分硬掩模层208刻蚀掉，保障了所形成通孔位置的准确性。
另外，在刻蚀第二介质层204b形成沟槽的过程中，由于刻蚀气体对第二介质层204b与硬掩模层208的刻蚀选择比较大，所述硬掩模层208能够作为沟槽刻蚀的停止层，通过控制第二介质层204b的厚度精确控制沟槽的深度，保证了沟槽和通孔的深度比较均匀，从而半导体结构的电阻分布很均匀，提高了所制造半导体结构的电学性能。
如图24所示，在所述沟槽和通孔内沉积金属材料211。
所述金属材料可以为铜金属。
最后，如图25所示，对所述金属材料211进行平坦化处理，至暴露出第二介质层204b，形成位于沟槽中的金属线212a以及位于通孔中的插塞212b。由于通孔位置与半导体衬底200中金属导线202正对，通孔中的插塞212b与金属导电202实现电连接。
至此，得到图25所示的半导体结构。
本实施例在制造包含双大马士革结构的半导体结构时，先在待形成沟槽和通孔的介质层内形成作为刻蚀通孔掩模的硬掩模层，然后以位于介质层上、包含沟槽图案的光刻胶为掩模刻蚀形成沟槽，再以包含沟槽图案的光刻胶以及硬掩模层为掩模刻蚀形成通孔。由于在形成双大马士革结构中沟槽时，作为刻蚀通孔掩模的硬掩模层被介质层覆盖，不会在刻蚀沟槽过程中将其刻蚀去除，保护了硬掩模层的完整性；而且，在以包含沟槽图案的光刻胶以及硬掩模层为掩模刻蚀形成通孔时，由于位于第一介质层中通孔的厚度较小，刻蚀形成通孔的时间较短，进一步保障了作为刻蚀通孔掩模的硬掩模层不被刻蚀，确保所形成通孔位置的准确性，提高了所制造半导体结构的稳定性和可靠性。
实施例二
参考图26至图38，为本发明实施例二中半导体结构的制造方法所形成各阶段半导体结构的示意图，本实施例中半导体结构的制造方法大致包括以下步骤：
如图26所示，提供半导体衬底300。
所述半导体衬底300可以是硅或者硅锗。所述半导体衬底300可以包括用于实现电连接的金属导线，还可以包括MOS管等器件。
本实施例中，以包括金属导线302的半导体衬底300对本发明半导体结构的制造方法进行说明。
如图27所示，在所述半导体衬底300上沉积第一介质层304a。
所述第一介质层304a的材质可以为低k材料，如黑钻石等；也可以为超低k材料，如SiOCH等。
所述第一介质层304a的厚度由插塞的厚度决定，具体地，本实施例中第一介质层304a的厚度与后续形成硬掩模材料层的厚度之和等于插塞的厚度。
所述第一介质层304a的具体形成工艺作为本领域的技术人员的公知技术，在此不再赘述。
如图28所示，在所述第一介质层304a上沉积硬掩模材料层307。
所述硬掩模材料层307可以为氮化钛(TiN)或者氮化钽(TaN)，所述硬掩材料层307的厚度在150埃～300埃范围内。
如图29所示，在所述硬掩模材料层307上沉积光刻胶，图形化所述光刻胶，以形成包含硬掩模图案的光刻胶层306。
如图30所示，以所述包含硬掩模图案的光刻胶层306为掩模，刻蚀所述硬掩模材料层307，形成所述硬掩模层308。
如图31所示，去除所述包含硬掩模图案的光刻胶层306。
所述光刻胶层306的去除工艺作为本领域公知技术，在此不做赘述。
如图32所示，在未被所述硬掩模层308覆盖的第一介质层304a和所述硬掩模层308上沉积第二介质层304b。
所述第二介质层304b的材质为低k材料，如黑钻石(black diamond)等；也可以为超低k材料，如SiOCH等，所述第二介质层304b的材质与第一介质层304a的材质相同或者不相同。
所述第二介质层304b的厚度由金属线的厚度决定，具体地，所述第二介质层304b的厚度减去所述硬掩模层308的厚度等于金属线的厚度。
接着，在所述第二介质层上304b形成包含沟槽图案的光刻胶层310，所形成半导体结构的俯视图如图33所示，其中，光刻胶层310中沟槽图案的长度为L4，沟槽图案的宽度为W4。图33中半导体结构沿AA方向的剖视图如图34所示。
图34中，所述光刻胶层310中包含沟槽图案的开口，沟槽图案开口的长度L4大于作为通孔刻蚀掩模的硬掩模层308开口长度L5、小于或者等于硬掩模层308之间的最大长度L6，即L5＜L4≤L6。
然后，以所述包含沟槽图案的光刻胶层310为掩模对所述第二介质层304b进行刻蚀，至暴露出硬掩模层308，以形成沟槽。在形成沟槽后，所形成的半导体结构沿图33中AA方向的剖视图如图35所示。
具体的，以所述包含沟槽图案的光刻胶层310为掩模、通过干法刻蚀工艺刻蚀所述第二介质层304b，形成沟槽。其中，刻蚀气体可以为CF4、CHF3或C4F8，刻蚀气体的流量可以在10sccm～200sccm范围内，刻蚀温度可以在30摄氏度～60摄氏度范围内，压强可以在20毫托～150毫托范围内。
由于硬掩模层308位于第一介质层304a和第二介质层304b之间，在刻蚀第二介质层304b以形成沟槽的过程中，即使硬掩模层308很薄也不会被刻蚀去除，保障了硬掩模层308的完整性。同时，由于第一介质层304a相对于整个介质层(第一介质层304a与第二介质层304b共同构成介质层)较薄，使得刻蚀第一介质层304a形成通孔时的刻蚀时间较短，避免了因刻蚀时间过长将部分硬掩模层308刻蚀掉，保障了所形成通孔位置的准确性。
另外，在刻蚀第二介质层304b形成沟槽的过程中，由于刻蚀气体对第二介质层304b与硬掩模层308的刻蚀选择比较大，所述硬掩模层308能够作为沟槽刻蚀的停止层，通过控制第二介质层304b的厚度精确控制沟槽的深度，保证了沟槽和通孔的深度比较均匀，从而半导体结构的电阻分布很均匀，提高了所制造半导体结构的电学性能。
如图36所示，以所述硬掩模层308和包含沟槽图案的光刻胶层310为掩模对所述第二介质层304b和第一介质层304a进行刻蚀，至暴露出半导体衬底300，以形成通孔。
具体的，以所述硬掩模层308和包含沟槽图案的光刻胶层310为掩模、通过干法刻蚀工艺对所述第二介质层304b和第一介质层304a进行刻蚀，形成通孔。
在具体实施例中，刻蚀形成通孔的过程中，刻蚀气体可以为C4F8、Ar和N2的混合气体，其中刻蚀气体C4F8的流量在10sccm～50sccm范围内，刻蚀温度在30摄氏度～60摄氏度范围内，压强在20毫托～150毫托范围内。
由于图36中第一介质层304a以及剩余第二介质层304b的厚度较薄，刻蚀以形成通孔所需的刻蚀时间较短，硬掩模层308不易被去除，进而保证了所形成通孔位置的准确性。
如图37所示，在所述沟槽和通孔内沉积金属材料311。所述金属材料可以为铜金属。
最后，如图38所示，对所述金属材料311进行平坦化处理，至暴露出第二介质层304b，形成位于沟槽中的金属线312a以及位于通孔中的插塞312b。由于通孔位置与半导体衬底300中金属导线302正对，通孔中的插塞312b与金属导电302实现电连接。
至此，得到图38所示的半导体结构。
综上，本发明半导体结构的制作方法在形成双大马士革结构中沟槽和通孔之前，先在待形成沟槽和通孔的介质层内形成作为刻蚀通孔掩模的硬掩模层，然后以位于介质层上、包含沟槽图案的光刻胶为掩模刻蚀形成沟槽，再以包含沟槽图案的光刻胶以及硬掩模层为掩模刻蚀形成通孔，避免在沟槽和通孔的刻蚀过程中将刻蚀通孔的硬掩模层去除，提高了所形成通孔位置的准确性，进一步提高了包含本发明半导体结构的器件的稳定性和可靠性。
另外，本发明中硬掩模层还能够作为沟槽刻蚀的停止层，通过控制硬掩模层位于介质层中的位置，可以精确控制沟槽和通孔的深度，保证沟槽和通孔的深度比较均匀，从而半导体结构的电阻分布很均匀，提高了包含本发明半导体结构的器件的电学性能。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体结构的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成介质层，所述介质层内形成有硬掩模层，所述硬掩模层包含通孔图案；
在所述介质层上形成包含沟槽图案的光刻胶层；
以所述包含沟槽图案的光刻胶层为掩模对所述介质层进行刻蚀，至暴露出硬掩模层，以形成沟槽；
以所述硬掩模层和包含沟槽图案的光刻胶层为掩模对形成有沟槽的介质层进行刻蚀，至暴露出半导体衬底，以形成通孔。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述介质层包括第一介质层和第二介质层，在所述半导体衬底上形成介质层的步骤包括：
在所述半导体衬底上沉积第一介质层；
在所述第一介质层上涂覆光刻胶，图形化所述光刻胶，形成包含硬掩模图案的光刻胶层；
以所述包含硬掩模图案的光刻胶层为掩模，刻蚀所述第一介质层，形成硬掩模凹槽；
去除所述包含硬掩模图案的光刻胶层；
在所述硬掩模凹槽内以及第一介质层上沉积硬掩模材料，平坦化所述硬掩模材料，至暴露出第一介质层，形成所述硬掩模层；
在所述第一介质层以及硬掩模层上沉积第二介质层。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述介质层包括第一介质层和第二介质层，在所述半导体衬底上形成介质层的步骤包括：
在所述半导体衬底上依次沉积第一介质层、硬掩模材料层和光刻胶；
图形化所述光刻胶，以形成包含硬掩模图案的光刻胶层；
以所述包含硬掩模图案的光刻胶层为掩模，刻蚀所述硬掩模材料层，形成所述硬掩模层；
去除所述包含硬掩模图案的光刻胶层；
在未被所述硬掩模层覆盖的第一介质层和所述硬掩模层上沉积第二介质层。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述介质层的材质为低k材料或超低k材料。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述硬掩模层的材质为氮化钛或氮化钽。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，所述硬掩模层的厚度在150埃～300埃范围内。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，以所述包含沟槽图案的光刻胶层为掩模刻蚀所述介质层，至暴露出硬掩模层，以形成沟槽时，所述刻蚀为干法刻蚀。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，以所述硬掩模层和包含沟槽图案的光刻胶层为掩模刻蚀形成有沟槽的介质层，至暴露出半导体衬底，以形成通孔时，所述刻蚀为干法刻蚀。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，以所述硬掩模层和包含沟槽图案的光刻胶层为掩模刻蚀形成有沟槽的介质层，至暴露出半导体衬底，以形成通孔后还包括：在所述沟槽和通孔内沉积金属材料，进行平坦化处理，至暴露出介质层。
10.如权利要求1所述的半导体结构的制造方法，其特征在于，所述金属材料为铜金属。
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