CN103247622B - 含硅掺杂氧化锆的电容介电层及其电容结构 - Google Patents

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Abstract

本发明公开了一种电容结构，其包含一储存电极、一电容介电层，以及一上电极，位于所述电容介电层上。电容介电层包含一硅掺杂二氧化锆层，或者一ZrSiOx结晶层，其中Si/(Zr+Si)原子含量介于4-9%。电容介电层另包含一TiO2/TiON中介层，介于储存电极与电容介电层之间。

Description

含硅掺杂氧化锆的电容介电层及其电容结构
技术领域
本发明涉及一种半导体器件，特别是涉及一种高介电常数、低漏电的电容介电层，其含有硅掺杂氧化锆，此外，本发明也揭示了使用所述电容介电层的电容结构。
背景技术
动态随机存取存储器(DRAM)等半导体器件的密度越来越高，使得存储单元的尺寸大幅减少，且操作电压也越来越低。过去，增加存储单元电容值的一种作法是增加电容介电层的介电常数。为了在越来越小的存储单元的单位面积中存入足够的电荷，目前已有采用高介电常数的金属氧化物作为电容介电层，例如，二氧化铪(HfO2)及二氧化锆(ZrO2)。然而，相较于二氧化硅及氧化铝，二氧化铪虽具高介电常数，却有高漏电的缺点。为了解决漏电问题，电容介电层的厚度就必须增加，如此一来，反而会牺牲部分的电容值。
相较于二氧化铪，单纯的二氧化锆系或二氧化锆-氧化铝系(ZrO2-Al2O3)具有较低的漏电流。但是，在二氧化锆-氧化铝系或二氧化锆-氧化铝-二氧化锆堆叠结构中的氧化铝可能破坏二氧化锆结晶的晶界。氧化铝或氧化铝锆(ZrAlOx)也可能维持在非晶相状态。另一方面，氧化铝层的存在却导致有效介电常数(堆叠介电层的总电容值)明显下降，因而限制其电荷储存量。降低二氧化锆的厚度以求获得较高的电容值并不实际，这是因为将较薄的二氧化锆层结晶化必须进行额外的热工艺，故在漏电特性上会有退化。
此外，在DRAM技术领域中，往往会发现到单纯的二氧化锆系与氮化钛的双面电容体(double-sidedcontainer)结构会有“搭扣(buckleoff)”现象发生，导致介电层损坏及漏电异常(leakageflier)行为。由此可知，目前业界仍需要一种改良的电容介电层以解决上述背景技艺的不足与缺点。
发明内容
本发明的主要目的在提供一种改良的高介电常数、低漏电的电容介电层及使用所述电容介电层的电容结构，以解决背景技艺的不足与缺点。
为了达到上述目的，本发明一方面提供了一种电容介电层，包含一硅掺杂二氧化锆层，其Si/(Zr+Si)原子含量介于4-9%。其中所述硅掺杂二氧化锆层不含氧化铝。
本发明一方面提供了一种电容介电层，包含氧化硅锆(ZrSiOx)结晶，其Si/(Zr+Si)原子含量介于4-9%。其中所述氧化硅锆结晶的计量化学式为Zr(0.96-0.91)Si(0.04-0.09)O2。
本发明又一方面提供一种电容结构，包含：一储存电极；一电容介电层，包含一硅掺杂二氧化锆层，其Si/(Zr+Si)原子含量介于4-9%，位于所述储存电极上；以及一上电极，位于所述电容介电层上。其中另包含一界面氧化钛层，介于所述储存电极及所述电容介电层之间。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附图式，作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1为依据本发明优选实施例所绘示的部分DRAM电容结构横断面示意图，其中包含本发明高介电常数、低漏电的电容介电材。
其中，附图标记说明如下：
1电容结构12电容介电层
10储存电极14上电极
11界面氧化钛层100基层
具体实施方式
下文中将参照附图来说明本发明细节，该些附图中的内容也构成本发明说明书细节描述的一部份，并且以可实行所述实施例的特例描述方式来绘示。下文实施例已描述足够的细节，使所属领域的一般技术人员得以具以实施。当然，也可实行其它的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
对于晶体管与集成电路的制造而言，如在一平面结构工艺的场合中，“主表面”一词是指那些内部或近处具有多个晶体管的半导体层的表面。如文中所使用的，“垂直”一词意指与所述主表面大体上呈直角。一般而言，所述主表面是沿着所制作出的场效晶体管上的单晶硅层的一<100>平面延伸。
本发明是关于一种高介电常数、低漏电的介电材，包含硅掺杂氧化锆(silicon-dopedzirconiumoxide)，特别适合应用于作为电容介电层。本发明高介电常数介电材可帮助DRAM工艺能持续的微缩，并能在越来越小的存储单元的单位面积中提供足够的储存电荷，达到高密度芯片及单片晶圆产出更多芯片的功效。熟习此项工艺的技术人员应理解，实施例及图式所揭露者仅为例示，而且本发明高介电常数介电材并不只限于应用在DRAM领域。
图1为依据本发明优选实施例所绘示的部分电容结构横断面示意图，其中包含本发明高介电常数、低漏电的电容介电材。如图1所示，电容结构1可以制作于一基层100，例如半导体基材或层间介电层上，但不限于此。根据此实施例，电容结构1包含一储存电极10、一电容介电层12，堆叠于储存电极10上、一上电极14，堆叠于电容介电层12上。
根据本发明的优选实施例，储存电极10及上电极14包含氮化钛。然而，此项工艺的技术人员应理解储存电极10及上电极14也可包含其它导电材料。举例来说，储存电极10可选自以下材料：掺杂多晶硅、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)以及钌/氧化钌(Ru/RuO2)。上电极14可选自以下材料：掺杂多晶硅、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)以及钌/氧化钌(Ru/RuO2)。
根据本发明的优选实施例，电容介电层12包含硅掺杂氧化锆(silicon-dopedzirconiumoxide)，但不包含氧化铝。根据本发明的优选实施例，电容介电层12为单层的硅掺杂氧化锆，其厚度介于60至100埃上述硅掺杂氧化锆其代表化学式可以ZrSiOx表示。然而，此项工艺的技术人员应理解上述ZrSiOx代表化学式未含其化学计量。根据本发明的优选实施例，相对于电容介电层12中的硅、锆总量，硅掺杂量控制在Si/(Zr+Si)原子含量4-9%(byatomicratio)之间，因此，电容介电层12约略的计量化学式可以为Zr(0.96-0.91)Si(0.04-0.09)O2。根据本发明的优选实施例，掺杂的硅在结晶态的电容介电层12中可以二氧化硅(SiO2)形式存在。根据本发明的优选实施例，电容介电层12可以是沉积态氧化硅锆(as-depositedZrSiOx)，且可利用已知的方法形成，例如原子层沉积(atomiclayerdeposition,ALD)法、金属-金属-氧化剂(metal/metal/oxidizer,MMO)法、脉冲激光沈积(pulsedlaserablationanddeposition,PLAD)法、及金属有机化学气相沉积(metalorganicchemicalvapordeposition,MOCVD)法，但不限于此。
申请人发现只需导入原子含量4-9%之间的少量二氧化硅成分即可维持电容介电层12的低漏电特性。这些在二氧化锆中的少量氧化硅(SiOx)成分于低程度热处理中不会妨碍到电容介电层的结晶化，也因此可以避免较具侵略性的高温退火工艺。前述掺入的硅含量范围的控制甚为关键，这是因为导入过多的二氧化硅成分将降低介电常数，并且阻碍电容介电层12的结晶性，反之，导入过少的二氧化硅成分将由于变差的界面控制导致漏电特性的衰退(例如，介电搭扣现象及漏电异常行为)以及整体电容介电层的衰退(例如，介电层破裂)。上述“介电搭扣现象(dielectricbuckling)”是指介电层与电极之间的区域脱层现象，通常是由于与膜应力与热膨胀变异有关的结合性及界面质量变差所致。另外，以下将“中位值漏电(medianleakage)”一词定义为在数值分布中的中间数值点或估算中间数值点的值，其中约50%的数值点高于中间值，而50%的数值点低于中间值。以下将“漏电异常(leakageflier)”一词定义为其值过度偏离正常数值分布中的任何变异数值点，通常为超过±3标准差者。
本发明的优点在于可以在较低温的热处理条件下经由结晶电容介电层及低掺杂量而得到较高的总电容值，相较于单纯二氧化锆系统二氧化锆-氧化铝系，本发明电容介电层具有较低的漏电流。本发明经由将硅掺入二氧化锆中，使得介电搭扣现象、中位值漏电以及漏电异常行为均能获得明显改善。然而，如前所述，申请人发现导入过多的硅却反而会减损电容值并可能加遽离散性(对频率的电容值减损)。整体而言，在二氧化锆中以预定位置及预定浓度导入少量的硅可以在低温下得到高电容值、低漏电二氧化锆结晶。相较之下，单纯二氧化锆系或掺入微量铝的二氧化锆则无法达到相当的电容值及低漏电特性。对传统掺入铝的二氧化锆系，必须有非晶相三氧化二铝(amorphousAl2O3)或非晶相氧化铝锆(amorphousZrAlOx)等离散层才能控制住漏电，然而，如此却会严重限制其电容值。
本发明电容介电层12的低漏电特性应该是由于与氮化钛电极直接接触的ZrSiOx介电层结晶的稳定化学及/或物理特性，以及其本征(intrinsic)及非本征(extrinsic)缺陷的减少所致。从实验的XRR(X-rayreflectivity)光谱图分析可发现，相较于二氧化锆，本发明在氮化钛上的沉积态ZrSiOx具有特别高的界面氧化钛密度，即使ZrSiOx本体由于氧化硅(SiOx)的导入，故其密度低于二氧化锆。另外，申请人相信介电搭扣现象可获明显改善的原因是由于在氮化钛上的沉积态ZrSiOx具有特别高的界面氧化钛密度。值得注意的是，唯有氮化钛上的沉积态ZrSiOx提供出如此高的界面氧化钛密度，而沉积态二氧化锆、以臭氧退火的二氧化锆，及以臭氧退火的ZrSiOx均表现出较低的界面氧化钛密度(最高：沉积态ZrSiOx～4.3g/cm3；继之：以臭氧退火的ZrSiOx、以臭氧退火的二氧化锆；最低：沉积态二氧化锆～4.1g/cm3)。上述较高的界面氧化钛密度及较佳的黏着性可以经由最初锆脉冲时所改善的成核条件而获得。如图中所示，本发明电容结构1另包含一中介层11，介于储存电极12及电容介电层14之间。其中，中介层11可以是成分呈梯度分布的二氧化钛及氮氧化钛(TiON)材质。
此外，空白晶圆测试(blanketwaferBOW)数值(由晶圆弯曲量测获得的空膜应力)显示氮化钛膜为高伸张膜，而由臭氧退火或二氧化锆及氧化硅锆沉积而得的氧化氮化钛将降低伸张应力，可能是因为压缩应力二氧化钛取代了部分的氮化钛厚度。相较于沉积态二氧化锆，沉积态氧化硅锆显示出某种程度的堆叠膜应力缩减。此外，黏着力划痕测试(adhesionscratchtest)也显示不经过臭氧退火的沉积态氧化硅锆是在热处理时最不受介电层破裂威胁的，也显示出最佳的漏电特性。根据黏着力划痕测试结果，经臭氧退火的二氧化锆硬度最高(也因此更容易造成介电层破裂)，而经臭氧退火的氧化硅锆及二氧化锆则相接近。最软的是未经臭氧退火后处理的ZrSiOx。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种电容结构，其特征在于，包含：
一储存电极；
一电容介电层，位于所述储存电极上，所述电容介电层包含一硅掺杂二氧化锆层，其Si/(Zr+Si)原子含量介于4-9％；
一界面氧化钛层，介于所述储存电极及所述电容介电层之间；以及
一上电极，位于所述电容介电层上。
2.根据权利要求1所述的电容结构，其特征在于，所述电容介电层不含氧化铝。
3.根据权利要求1所述的电容结构，其特征在于，所述电容介电层的计量化学式为Zr(0.96-0.91)Si(0.04-0.09)O2。
4.根据权利要求1所述的电容结构，其特征在于，所述储存电极包含氮化钛。
5.根据权利要求1所述的电容结构，其特征在于，所述电容介电层的厚度介于60至100埃。
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