CN103227166A - 具有改进的可测试性的半导体封装件 - Google Patents

具有改进的可测试性的半导体封装件 Download PDF

Info

Publication number
CN103227166A
CN103227166A CN2012103652690A CN201210365269A CN103227166A CN 103227166 A CN103227166 A CN 103227166A CN 2012103652690 A CN2012103652690 A CN 2012103652690A CN 201210365269 A CN201210365269 A CN 201210365269A CN 103227166 A CN103227166 A CN 103227166A
Authority
CN
China
Prior art keywords
packaging part
conducting medium
contact
special test
mediplate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103652690A
Other languages
English (en)
Other versions
CN103227166B (zh
Inventor
赵子群
胡坤忠
桑帕施·K·V·卡里卡兰
雷佐尔·拉赫曼·卡恩
彼得·沃伦坎普
陈向东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Avago Technologies General IP Singapore Pte Ltd
Original Assignee
Zyray Wireless Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zyray Wireless Inc filed Critical Zyray Wireless Inc
Publication of CN103227166A publication Critical patent/CN103227166A/zh
Application granted granted Critical
Publication of CN103227166B publication Critical patent/CN103227166B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Measuring Leads Or Probes (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明提供了一种具有改进的可测试性的半导体封装件。该半导体封装件包括：有源芯片，具有接口触点和专用测试触点；中介片，位于所述有源芯片的底面附近，所述中介片在所述接口触点和所述可测试半导体封装件的底面之间提供电连接；至少一个导电介质，在至少一个所述专用测试触点与所述可测试半导体封装件的顶面之间提供电连接。

Description

具有改进的可测试性的半导体封装件
技术领域
本发明涉及一种具有改进的可测试性（testability）的半导体封装件（半导体封装）。
背景技术
在制造过程中或制造之后进行测试，以确保半导体封装件和芯片（裸片，dies）能够符合某些严格的操作需求和标准。可以在半导体封装件上执行的示例性测试包括各种对封装件内的有源芯片的测试，例如电信号定时测试、电压和电流水平测试、全速测试、直流测试、老化测试、室温/低温测试，以及热分选测试。半导体封装件将包括至少一个有源芯片，具有提供给半导体封装件的底面的接口触点（界面接触）。可以利用接口触点来规则地操作半导体封装件（即，在场中之外的操作）。除了接口触点以外，有源芯片可包括也提供给半导体封装件的底面的专用测试触点（接触）。利用这些专用测试触点来进行测试，但是，并不是用于规则地操作半导体封装件。
为了测试半导体封装件，可以将其与测试设备或装置电连接。示例性的测试设备或装置可以包括底部和顶部，其中，底部可以容纳半导体封装件的所有接口触点和专用测试触点，并可以利用顶部将半导体封装件物理地保持在测试设备或装置的底部上。然后，可以为了严格的操作需求和标准而测试并筛选半导体封装件。随后，可以在场中使用半导体封装件，对其进行规则的操作。
发明内容
本公开内容涉及一种具有改进的可测试性的半导体封装件，基本上如至少一张附图所示和/或结合至少一张附图所描述的，并且，如在权利要求书中更完全地阐述的。
根据本发明的实施方式，提供了一种可测试半导体封装件（可测试性半导体封装件），包括：有源芯片，具有接口触点和专用测试触点；中介片（中介板，中介层，interposer），位于所述有源芯片的底面附近，所述中介片在所述接口触点和所述可测试半导体封装件的底面之间提供电连接；至少一个导电介质，在至少一个所述专用测试触点与所述可测试半导体封装件的顶面之间提供电连接。
根据本发明的可测试半导体封装件，其中，将所述至少一个导电介质耦接至封装件顶部测试连接部（封装顶部测试连接部）。
根据本发明的可测试半导体封装件，其中，所述封装件顶部测试连接部包括焊球。
根据本发明的可测试半导体封装件，其中，所述至少一个导电介质包括导电通路（通孔）。
根据本发明的可测试半导体封装件，其中，所述至少一个导电介质包括导电块。
根据本发明的可测试半导体封装件，其中，在上中介片中形成所述至少一个导电介质的至少一部分。
根据本发明的可测试半导体封装件，包括至少一个顶部金属层部分，所述至少一个顶部金属层部分在至少一个所述专用测试触点与所述至少一个导电介质之间提供电连接。
根据本发明的可测试半导体封装件，其中，使所述接口触点与封装件底部连接部（封装底部连接部）电连接。
根据本发明的可测试半导体封装件，其中，所述封装件底部连接部包括焊球。
根据本发明的可测试半导体封装件，包括包围所述有源芯片的模具。
根据本发明的实施方式，提供了一种可测试半导体封装件，包括：有源芯片，具有接口触点和专用测试触点；中介片，位于所述有源芯片的底面附近，所述中介片在所述接口触点和所述可测试半导体封装件的底面之间提供电连接；至少一个导电介质，在至少一个所述专用测试触点与所述可测试半导体封装件的侧壁之间提供电连接。
根据本发明的可测试半导体封装件，其中，所述至少一个导电介质包括导电块。
根据本发明的可测试半导体封装件，包括至少一个顶部金属层部分，所述至少一个顶部金属层部分在至少一个所述专用测试触点与所述至少一个导电介质之间提供电连接。
根据本发明的可测试半导体封装件，包括包围所述有源芯片的模具。
根据本发明的实施方式，提供了一种用于测试半导体封装件的系统，所述系统包括：半导体封装件，所述半导体封装件包括：有源芯片，具有接口触点和专用测试触点；中介片，位于所述有源芯片的底面附近，所述中介片在所述接口触点与所述半导体封装件的底面之间提供电连接；至少一个导电介质，在至少一个所述专用测试触点与所述半导体封装件的顶面之间提供电连接；顶部测试插口，通过所述至少一个导电介质与所述至少一个所述专用测试触点连接。
根据本发明的系统，其中，将所述至少一个导电介质耦接至封装件顶部测试连接部。
根据本发明的系统，其中，通过焊球，将所述顶部测试插口与所述至少一个所述专用测试触点连接。
根据本发明的系统，包括与至少一个封装件底部连接部连接的底部测试插口。
根据本发明的系统，其中，通过所述中介片将至少一个所述接口触点与所述封装件底部连接部电连接。
根据本发明的系统，包括与所述至少一个所述专用测试触点连接的弹簧针
附图说明
图1示出了根据本公开内容的一个实施方式的可测试半导体封装件的示例性截面图。
图2示出了根据本公开内容的一个实施方式的可测试半导体封装件的示例性横截面图。
图3示出了根据本公开内容的一个实施方式的可测试半导体封装件的示例性截面图。
图4A示出了根据本公开内容的一个实施方式的分割（切割，singulation）之前的可测试半导体封装件的示例性截面图。
图4B示出了根据本公开内容的一个实施方式的分割之后的可测试半导体封装件的示例性截面图。
图5示出了根据本公开内容的一个实施方式的用于测试半导体封装件的系统的示例性截面图。
具体实施方式
以下描述包含与本公开内容中的实施方式相关的特定信息。本领域的技术人员将认识到，可以以与这里特别讨论的方式不同的方式实现本公开内容。本申请中的附图及其所附详细描述涉及仅示例性的实施方式。除非另外指出，否则可以用相似或相应的参考数字来表示图中相似或相应的元件（要素）。此外，本申请中的附图和示图通常不是成比例的，并且不旨在与实际的相对尺寸相应。
图1提供了根据本公开内容的一个实施方式的可测试半导体封装件100（也叫做“封装件100”）。封装件100包括有源芯片（active die）102，中介片（中介板，插入物，中介层，interposer）104（或更一般地叫做“基板104”），导电介质106a和106b，封装件顶部测试连接部（连接点，接点）108a和108b（也统称作“封装件顶部测试连接部108”），封装件底部连接部110a，110b，110c，110d和110e（也统称作“封装件底部连接部110”），以及模具（moulding）132。
有源芯片102具有接口触点112a，112b和112c（也统称作“接口触点112”）以及专用测试触点114a和114b（也统称作“专用测试触点114”）。有源芯片102可以包括，例如，集成电路（IC），以及其他与接口触点112和专用测试触点114连接的电气部件。如图1所示，在本实施方式中，至少一些接口触点112和专用测试触点114包括焊球（例如微凸块），作为一个实例。利用接口触点112来规则地操作封装件100。换句话说，接口触点112用于场中之外的规则操作。至少一些接口触点112可以具有额外的用途，例如用于测试封装件100。然而，专用测试触点114用于测试，但是并不用于规则地操作封装件100。
虽然将接口触点112和专用测试触点114示出为与有源芯片102的底面116a耦接，但是，任何接口触点112和专用测试触点114可与包括顶面116b的有源芯片102的不同表面耦接。在这种实施方式中，接口触点112和专用测试触点114可以包括接合线或其他连接装置。而且，虽然图1中仅示出了有源芯片102，但是，在一些实施方式中，封装件100包括额外的有源芯片。该额外的模具可以具有额外的接口触点112和专用测试触点114。
在封装件100中，中介片104位于有源芯片102的底面116a附近。中介片104在接口触点112和封装件100的底面118a之间提供电连接。在本实施方式中，中介片104包括基板芯部120，顶部金属层部分122a，122b，122c，122d和122e（也统称作“顶部金属层部分122”），顶部焊接掩模124，底部金属层部分126a，126b，126c，126d和126e（也统称作“底部金属层部分126”），底部焊接掩模128，以及通路130a和130b（也统称作“通路130”）。在一些实施方式中，通路130是通过半导体通路（TSV）。
基板104包括，例如，有机基板，层压基板和陶瓷基板。在本实施方式中，基板104包括层压基板。将基板104示出为具有顶部金属层部分122和底部金属层部分126，但是可以包括多于两层的金属部分。
而且，在封装件100中，将接口触点112通过中介片104与封装件底部连接部110电连接。将封装件底部连接部110与至少一些底部金属层部分126电连接。在本实施方式中，至少一些封装件底部连接部110是焊球，并可以形成球栅阵列（BGA）。然而，在各种实施方式中，封装件100可以包括不同类型的封装件底部连接部110，或不包括封装件底部连接部110。在本实施方式中，封装件底部连接部110位于至少一些底部金属层部分126上，通过底部焊接掩模128中的相应开口。应注意，中介片104可以具有许多不同的形式，并作为一个实例而提供。
封装件100进一步包括在专用测试触点114和封装件100的顶面118b之间提供电连接的导电介质106。例如，导电介质106a在专用测试触点114a和顶面118b之间提供电连接，并且导电介质106b在专用测试触点114b和顶面118b之间提供电连接。因此，专用测试触点114可用于在封装100的顶面118b上测试。
在一些情况中，将底面118a认为是非常有价值的封装区域。例如，可以期望对底面118a提供所有或大部分接口触点112，以规则地操作封装件100。作为一个实例，可以更容易地在场中之外布置封装件100。然而，具有提供给底面118a的专用测试触点114可以，例如，阻止对底面118a提供一些接口触点112。通过对封装件100的顶面118b，而不是对封装件100的底面118a，提供专用测试触点114，可在底面118a上产生额外的空间，例如，用于接口触点112或用于其他目的。同样地，在一些实施方式中，可以更容易地对底面118a提供所有或大部分接口触点112，以规则地操作封装件100。此外，可以对底面118a提供额外的接口触点112，从而增强封装件100的功能性。另外，可以减小封装件100的总覆盖面积或封装尺寸。
在本实施方式中，顶部金属层部分122在专用测试触点114和导电介质106之间提供电连接。例如，顶部金属层部分122a在专用测试触点114a和导电介质106a之间提供电连接。将导电介质106与相应的封装件顶部测试接部108耦接。将封装件顶部测试连接部108示出为焊球。然而，一些实施方式不包括封装件顶部测试连接部108或包括不同类型的封装件顶部测试连接部108。
而且，在本实施方式中，导电介质106包括位于模具132内的通过模具通路（TMV）105a和105b（也统称作“导电通路105a”和“导电通路105b”），模具132包围有源芯片102。在所示的实施方式中，导电介质106横过有源芯片102的底面116a和顶面116b。形成导电介质106可以包括，例如，形成通过模具132和顶部焊接掩模124的通路（通孔），并用导电材料填充通路，该导电材料可包括，例如，金属或金属合金，以形成TMV105a和105b。虽然未示出，但是可对顶面118b上的任何地方提供专用测试触点114，包括直接在有源芯片102上。在一些实施方式中，至少一些专用测试触点114在有源芯片102的顶面116b上，并利用任何合适的导电介质（例如TMV）提供给顶面118b。
在各种实施方式中，封装件100可以是，例如，细球栅阵列（FBGA）封装件，倒装芯片（FC）封装件，方形扁平无引脚（QFN）封装件，顶部探针中介片封装件，晶圆级封装件，叠成封装（PoP）类型的封装件，或其他类型的未在这里特别描述的封装件。虽然这里示出的实施方式包括模具132，但是其他实施方式并不包括模具132。此外，导电介质106可采用许多与图1所示的形状不同的形状。作为另一实例，图2提供了根据本公开内容的一个实施方式的可测试半导体封装件200（也称作“封装件200”）。
封装件200与图1中的封装件100相对应。因此，并未相对于图2特别描述图1和图2之间的至少一些相似和/或相同的元件。封装件200包括有源芯片202，导电介质206a和206b，专用测试触点214a和214b，底面216a，顶面216b，顶面218b，顶部金属层部分222a和222e，以及模具232，其分别与图1中的有源芯片102，导电介质106a和106b，专用测试触点114a和114b，底面116a，顶面116b，顶面118b，顶部金属层部分122a和122e，以及模具132相对应。
在图2中，导电介质206a包括导电块234a，使用焊料236a将其附接至顶部金属层部分222a。类似地，导电介质206b包括导电块234b，利用焊料236b将其附接至顶部金属层部分222e。导电块234a和234b可包括导电材料，例如金属或金属合金，并可具有任何适当的形状。在一个实施方式中，导电块234a和234b是铜块。形成封装件200可以包括，例如，将导电块234a和234b焊接至相应的顶部金属层部分222a和222e，然后在导电块234a和234b上形成模具232。虽然未示出，但是，在一些实施方式中，至少一些专用测试触点（例如，专用测试触点214a和214b）在有源芯片202的顶面216b上，并使用例如铜块将其提供给顶面218b。
作为另一实例，图3提供了根据本公开内容的一个实施方式的可测试半导体封装件300（也称作“封装件300”）。封装件300与图1中的封装件100相对应。因此，并未相对于图3特别描述图1和图3之间的至少一些相似和/或相同的元件。封装件300包括有源芯片302，下中介片304（或更一般地叫做“下基板304”），导电介质306a和306b，封装件顶部测试连接部308a和308b，专用测试触点314a和314b，底面316a，顶面316b，顶面318b，顶部金属层部分322a和322e，以及模具332，其分别与图1中的有源芯片102，中介片104，导电介质106a和106b，封装件顶部测试连接部308a和308b，专用测试触点114a和114b，底面116a，顶面116b，顶面118b，顶部金属层部分122a和122e，以及模具132相对应。
封装件300还包括位于有源芯片302的顶面316b附近的上中介片340（或更一般地叫做“上基板340”）。上中介片340可以是，例如，硅中介片，层压基板等。由于在本实施方式中上中介片340是硅中介片，所以，上中介片340包括基板芯部342，顶部金属层部分346a和346b，顶部焊接掩模（或钝化部分）348，底部金属层部分350a和350b，底部焊接掩模（或钝化部分）352，以及通路354a，354b和354c。在本实施方式中，通路354a，354b和354c是通过半导体通路（TSV）。上中介片340可以是与图3所示的下中介片304相似类型的中介片或基板，或者可以是与下中介片304不同类型的中介片或基板。
在图3所示的实施方式中，在上中介片340中形成导电介质306a的至少一部分。另外，在上中介片340中形成导电介质306b的至少一部分。例如，导电介质306a包括顶部金属层部分346a，底部金属层部分350a，通路354a，以及互连焊球344a。导电介质306b包括顶部金属层部分346b，底部金属层部分350b，通路354b和354c，以及互连焊球344b。在上中介片340中形成顶部金属层部分346a和346b，底部金属层部分350a和350b，以及通路354a，354b和354c。
在所示的实施方式中，互连焊球344a将上中介片340的底部金属层部分350a与下中介片304的顶部金属层部分322a电连接。封装件顶部测试连接部308a位于顶部金属层部分346a上并通过顶部焊接掩模348中的开口与其电连接。类似地，互连焊球344b将上中介片340的底部金属层部分350b与下中介片304的顶部金属层部分322e电连接。封装件顶部测试连接部308b位于顶部金属层部分346b上，并通过顶部焊接掩模348中的开口与其电连接。通过在上中介片340中形成导电介质306a和306b的至少一部分，封装件300可容易地支持对顶面318b提供专用测试触点314a和314b的鲁棒选路能力。
相对于图1，图2和图3描述的实施方式表明，至少一个导电介质在至少一个专用测试触点和可测试半导体封装件的顶面之间提供电连接。另外地，或相反地，在一些实施方式中，至少一个导电介质在至少一个专用测试触点和可测试半导体封装件的侧壁之间提供电连接。例如，图4A提供了根据本公开内容的一个实施方式的包括分割之前的可测试半导体封装件400和470的结构460。图4B提供了沿着划线462和464从结构460分割之后的可测试半导体封装件400（也称作“封装件400”）。
封装件400与图1中的封装件100相对应。因此，并未相对于图4A和图4B特别描述图1与图4A和图4B之间的至少一些相似和/或相同的元件。图4A和图4B示出了与图1中的有源芯片102，导电介质106a和106b，专用测试触点114a和114b，顶面116b，顶面118b，以及顶部金属层部分122a和122e相对应的有源芯片402，导电介质406a和406b，专用测试触点414a和414b，顶面416b，顶面418b，以及顶部金属层部分422a和422e。
如图4A所示，结构460包括导电块466a和466b，其可与图2中的铜块234a和234b类似。因此，例如，导电块466a和466b可以包括与导电块234a和234b相似的材料，并且可以分别类似地焊接至顶部金属层部分422a和422b。然后，可在导电块466a和466b上形成模具432。如图4A所示，将导电块466b连接至封装件400的顶部金属层部分422e和可测试半导体封装件470（其可与半导体封装件400相似）的顶部金属层部分468。
在沿着划线462和464分割封装件400之后，导电块466a和466b在封装件400的侧壁472a和472b上，如图4B所示。导电介质406a包括导电块466a，并且导电介质406b包括导电块466b。因此，图4A和图4B示出了这样一个实例，其中至少一个导电介质（例如导电介质406a）在至少一个专用测试触点（例如专用测试触点414a）和可测试半导体封装件（例如可测试半导体封装件400）的侧壁（例如侧壁472a）之间提供电连接。图4A另外包括在专用测试触点414b和可测试半导体封装件400的侧壁472b之间提供电连接的导电介质406b。应注意，在一些实施方式中，至少一些专用测试触点414在有源芯片402的顶面416b上，并利用任何适当的导电介质（例如铜块）提供给侧壁472a和/或侧壁472b。
如上所述，封装件400可以进一步包括，例如，至少一个导电介质，代替导电介质406a或除了导电介质406a以外，导电介质406a在例如专用测试触点414a和封装件400的顶面418b之间提供电连接。在各种实施方式中，至少一个导电介质可与图1，图2和图3中的任何导电介质106a，206a和306a相似或不同。
此外，图4A和图4B提供了用于制造封装件400的一个有效的实例。然而，可用许多不同的方式制造封装件400，并且，导电介质406a和40b不限于所示的实施方式。在各种实施方式中，封装件400可提供一些与以上相对于封装件100，200和300描述的相似的优点。
现在参考图5，图5提供了根据本公开内容的一个实施方式的用于测试半导体封装件500（也称作“封装件500”）的系统580。系统580包括封装件500，顶部测试插口582a和底部测试插口582b。封装件500可与任何之前描述的封装件100，200，300和400相对应，并可与这里并未特别描述的封装相应。在所示的实施方式中，封装件500最接近地相当于图1中的封装件100。
将顶部测试插口582a通过导电介质506a与专用测试触点514a电连接，用于测试封装件500。在所示的实施方式中，将顶部测试插口582a通过封装件顶部测试连接部508a（其是焊球）与专用测试触点514a电连接。如图5所示，顶部测试插口582a具有用于接触封装件500的顶部探针584a和584b。更特别地，将顶部探针584a与专用测试触点514a连接，并将顶部探针584b与专用测试触点514b连接。在本实施方式中，顶部探针584a和584b是弹簧针。
将底部测试插口582b与封装件底部连接部510连接。如图5所示，底部测试插口582b具有用于接触封装件500的底部探针586a，586b，586c，586d和586e（也统称作“底部探针586”）。在本实施方式中，底部探针586是弹簧针。在一些实施方式中，将至少一些底部探针586与封装件底部连接部510电连接，用于测试封装件500。在一些实施方式中，将至少一些底部探针586与封装件底部连接部510连接，仅用于对封装件500进行结构支撑。
此外，虽然将每个封装件底部连接部510示出为具有相应的底部探针586，但是，在一些实施方式中，至少一个封装件底部连接部510并不直接接触底部测试插口582b。例如，可去除底部探针586b。通过这样做，在测试封装件500的过程中，不太可能损坏封装件底部连接部510。特别地，可去除用于相应的未用来测试的接口触点（例如，接口触点512a）的底部探针586。
在一些实施方式中，封装件500不包括至少一个封装件顶部测试连接部508，并且顶部探针584可直接接触导电介质506。类似地，在一些实施方式中，封装件500不包括封装件底部连接部510。此外，顶部探针584和/或底部探针586可适于这样的实施方式，其中至少一个导电介质在至少一个专用测试触点和可测试半导体封装件（例如封装件400）的侧壁之间提供电连接。
从以上描述中，显而易见的是，在不背离本申请中描述的概念的范围的前提下，可使用各种技术来实现那些概念。此外，虽然已经参考某些实施方式特别描述了这些概念，但是，本领域的普通技术人员将认识到，在不背离那些概念的精神和范围的前提下，可对形式和细节进行改变。同样地，将所述实施方式在所有方面中认为是说明性的，而不是限制性的。还应理解，本申请并不限于这里描述的特定实施方式，而是，在不背离本公开内容的范围的前提下，许多重置、修改和替代是可能的。

Claims (10)

1.一种可测试半导体封装件，包括：
有源芯片，具有接口触点和专用测试触点；
中介片，位于所述有源芯片的底面附近，所述中介片在所述接口触点和所述可测试半导体封装件的底面之间提供电连接；
至少一个导电介质，在至少一个所述专用测试触点与所述可测试半导体封装件的顶面之间提供电连接。
2.根据权利要求1所述的可测试半导体封装件，其中，所述至少一个导电介质被耦接至封装件顶部测试连接部。
3.根据权利要求1所述的可测试半导体封装件，其中，所述至少一个导电介质包括导电通路。
4.根据权利要求1所述的可测试半导体封装件，其中，在上中介片中形成所述至少一个导电介质的至少一部分。
5.根据权利要求1所述的可测试半导体封装件，包括至少一个顶部金属层部分，所述至少一个顶部金属层部分在至少一个所述专用测试触点与所述至少一个导电介质之间提供电连接。
6.一种可测试半导体封装件，包括：
有源芯片，具有接口触点和专用测试触点；
中介片，位于所述有源芯片的底面附近，所述中介片在所述接口触点和所述可测试半导体封装件的底面之间提供电连接；
至少一个导电介质，在至少一个所述专用测试触点与所述可测试半导体封装件的侧壁之间提供电连接。
7.根据权利要求6所述的可测试半导体封装件，其中，所述至少一个导电介质包括导电块。
8.根据权利要求6所述的可测试半导体封装件，包括至少一个顶部金属层部分，所述至少一个顶部金属层部分在至少一个所述专用测试触点与所述至少一个导电介质之间提供电连接。
9.一种用于测试半导体封装件的系统，所述系统包括：
半导体封装件，所述半导体封装件包括：
有源芯片，具有接口触点和专用测试触点；
中介片，位于所述有源芯片的底面附近，所述中介片在所述接口触点与所述半导体封装件的底面之间提供电连接；
至少一个导电介质，在至少一个所述专用测试触点与所述半导体封装件的顶面之间提供电连接；
顶部测试插口，通过所述至少一个导电介质与所述至少一个所述专用测试触点连接。
10.根据权利要求9所述的系统，其中，所述至少一个导电介质被耦接至封装件顶部测试连接部。
CN201210365269.0A 2012-01-31 2012-09-26 具有改进的可测试性的半导体封装 Active CN103227166B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/362,344 US9153507B2 (en) 2012-01-31 2012-01-31 Semiconductor package with improved testability
US13/362,344 2012-01-31

Publications (2)

Publication Number Publication Date
CN103227166A true CN103227166A (zh) 2013-07-31
CN103227166B CN103227166B (zh) 2016-11-23

Family

ID=46982327

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2012204981629U Expired - Fee Related CN202816935U (zh) 2012-01-31 2012-09-26 可测试半导体封装件以及用于测试半导体封装件的系统
CN201210365269.0A Active CN103227166B (zh) 2012-01-31 2012-09-26 具有改进的可测试性的半导体封装

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2012204981629U Expired - Fee Related CN202816935U (zh) 2012-01-31 2012-09-26 可测试半导体封装件以及用于测试半导体封装件的系统

Country Status (5)

Country Link
US (1) US9153507B2 (zh)
EP (1) EP2624288B1 (zh)
KR (1) KR101356408B1 (zh)
CN (2) CN202816935U (zh)
TW (1) TWI497662B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI506290B (zh) * 2013-10-11 2015-11-01

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153507B2 (en) 2012-01-31 2015-10-06 Broadcom Corporation Semiconductor package with improved testability
CN104217967A (zh) * 2013-05-31 2014-12-17 宏启胜精密电子(秦皇岛)有限公司 半导体器件及其制作方法
US9721852B2 (en) * 2014-01-21 2017-08-01 International Business Machines Corporation Semiconductor TSV device package to which other semiconductor device package can be later attached
KR101622453B1 (ko) 2014-01-22 2016-05-31 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US20150340308A1 (en) * 2014-05-21 2015-11-26 Broadcom Corporation Reconstituted interposer semiconductor package
KR101563909B1 (ko) * 2014-08-19 2015-10-28 앰코 테크놀로지 코리아 주식회사 패키지 온 패키지 제조 방법
KR101573314B1 (ko) 2015-09-18 2015-12-02 앰코 테크놀로지 코리아 주식회사 패키지 온 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1439101A (zh) * 1998-06-16 2003-08-27 因芬尼昂技术股份公司 用于测量和分析集成电路块的电信号的装置
US20080001241A1 (en) * 2006-03-01 2008-01-03 Tessera, Inc. Structure and method of making lidded chips
CN101101906A (zh) * 2007-06-29 2008-01-09 中兴通讯股份有限公司 一种封装芯片及对芯片进行封装的方法
CN101409279A (zh) * 2007-09-21 2009-04-15 英飞凌科技股份有限公司 包含与芯片背面相连的电子元件的半导体器件
CN202816935U (zh) * 2012-01-31 2013-03-20 美国博通公司 可测试半导体封装件以及用于测试半导体封装件的系统

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334857A (en) * 1992-04-06 1994-08-02 Motorola, Inc. Semiconductor device with test-only contacts and method for making the same
DE10255378B4 (de) * 2002-11-27 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Teststruktur zum Bestimmen der Stabilität elektronischer Vorrichtungen die miteinander verbundene Substrate umfassen
US6985645B2 (en) 2003-09-24 2006-01-10 International Business Machines Corporation Apparatus and methods for integrally packaging optoelectronic devices, IC chips and optical transmission lines
JP4635209B2 (ja) * 2005-04-26 2011-02-23 国立大学法人九州工業大学 半導体パッケージの製造方法
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
US7781235B2 (en) 2006-12-21 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-probing and bumping solutions for stacked dies having through-silicon vias
US20090108433A1 (en) * 2007-10-30 2009-04-30 Kenji Masumoto Multilayer semiconductor device package assembly and method
US7808258B2 (en) 2008-06-26 2010-10-05 Freescale Semiconductor, Inc. Test interposer having active circuit component and method therefor
JP4343256B1 (ja) * 2008-07-10 2009-10-14 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
WO2010010910A1 (ja) 2008-07-23 2010-01-28 日本電気株式会社 コアレス配線基板、半導体装置及びそれらの製造方法
US7936060B2 (en) * 2009-04-29 2011-05-03 International Business Machines Corporation Reworkable electronic device assembly and method
KR101086972B1 (ko) 2009-10-01 2011-11-29 앰코 테크놀로지 코리아 주식회사 관통전극을 갖는 웨이퍼 레벨 패키지 및 그 제조 방법
KR101104352B1 (ko) * 2009-12-23 2012-01-16 (주)솔리드메카 Ｂｇａ 패키지 테스트용 인터포저 ｐｃｂ 고정방법
KR20110088234A (ko) * 2010-01-28 2011-08-03 삼성전자주식회사 적층 반도체 패키지의 제조 방법
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
US8922230B2 (en) * 2011-05-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC testing apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1439101A (zh) * 1998-06-16 2003-08-27 因芬尼昂技术股份公司 用于测量和分析集成电路块的电信号的装置
US20080001241A1 (en) * 2006-03-01 2008-01-03 Tessera, Inc. Structure and method of making lidded chips
CN101101906A (zh) * 2007-06-29 2008-01-09 中兴通讯股份有限公司 一种封装芯片及对芯片进行封装的方法
CN101409279A (zh) * 2007-09-21 2009-04-15 英飞凌科技股份有限公司 包含与芯片背面相连的电子元件的半导体器件
CN202816935U (zh) * 2012-01-31 2013-03-20 美国博通公司 可测试半导体封装件以及用于测试半导体封装件的系统

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI506290B (zh) * 2013-10-11 2015-11-01

Also Published As

Publication number Publication date
EP2624288A3 (en) 2016-04-20
US9153507B2 (en) 2015-10-06
KR20130088717A (ko) 2013-08-08
EP2624288B1 (en) 2019-08-21
EP2624288A2 (en) 2013-08-07
TW201332069A (zh) 2013-08-01
CN103227166B (zh) 2016-11-23
KR101356408B1 (ko) 2014-01-27
TWI497662B (zh) 2015-08-21
US20130193996A1 (en) 2013-08-01
CN202816935U (zh) 2013-03-20

Similar Documents

Publication Publication Date Title
CN202816935U (zh) 可测试半导体封装件以及用于测试半导体封装件的系统
US8466060B2 (en) Stackable power MOSFET, power MOSFET stack, and process of manufacture
US10707171B2 (en) Ultra small molded module integrated with die by module-on-wafer assembly
US20160172333A1 (en) Integrated Circuit Package and Methods of Forming Same
US20200006196A1 (en) Semiconductor packages
US20150171066A1 (en) Semiconductor device
US7872347B2 (en) Larger than die size wafer-level redistribution packaging process
TW200531225A (en) Semiconductor device
US10062668B2 (en) Semiconductor electronic device with improved testing features and corresponding packaging method
JP2007150176A (ja) 半導体装置及びその製造方法
JP2005322921A (ja) バンプテストのためのフリップチップ半導体パッケージ及びその製造方法
US11387177B2 (en) Package structure and method for forming the same
US9897627B2 (en) Test probe substrate
US8637987B2 (en) Semiconductor assemblies with multi-level substrates and associated methods of manufacturing
JP4388926B2 (ja) 半導体装置のパッケージ構造
US11664325B2 (en) Semiconductor structure and method of fabricating the same
US8421208B2 (en) Electrode pad having a recessed portion
US9455190B2 (en) Semiconductor apparatus having TSV and testing method thereof
JP2021158336A (ja) パッケージシールドを含むパッケージエッジに対する新規ｗｌｃｓｐの信頼性の向上
US20040188860A1 (en) Chip scale package and method for marking the same
US20110133185A1 (en) Semiconductor device formation substrate and semiconductor device manufacturing method
EP4203025A2 (en) Transition cells between design blocks on a wafer
JP2004214556A (ja) チップサイズパッケージ
JP4303772B2 (ja) 半導体パッケージ
CN115863332A (zh) 具有hbi小芯片架构的测试和调试支持

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1185449

Country of ref document: HK

C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20170302

Address after: Singapore Singapore

Patentee after: Avago Technologies Fiber IP Singapore Pte. Ltd.

Address before: American California

Patentee before: Zyray Wireless Inc.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20181025

Address after: Singapore Singapore

Patentee after: Annwa high tech Limited by Share Ltd

Address before: Singapore Singapore

Patentee before: Avago Technologies Fiber IP Singapore Pte. Ltd.

REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1185449

Country of ref document: HK