CN103227152B - 利用侧壁图像转移技术形成sram装置的方法 - Google Patents
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Abstract
本发明涉及利用侧壁图像转移技术形成SRAM装置的方法，在一示例中，本发明方法包含：在半导体基板上方形成硬掩模层；在该硬掩模层上方形成图案化间隙壁掩模层，其中，该图案化间隙壁掩模层由多个第一间隙壁、第二间隙壁以及第三间隙壁组成；以及通过该图案化间隙壁掩模层在该硬掩模层上执行第一蚀刻工艺，以定义图案化硬掩模层。该方法还包含通过该图案化硬掩模层执行第二蚀刻工艺，以在该基板中定义多个第一鳍片、第二鳍片以及第三鳍片，其中，该第一鳍片的宽度大致对应该第一间隙壁的宽度，该第二鳍片的宽度大致对应该第二间隙壁的宽度，以及该第三鳍片的宽度大致对应该第三间隙壁的宽度。
Description
技术领域
本发明大体上涉及复杂半导体装置的制造，尤其涉及利用侧壁图像转移技术形成SRAM（StaticRandomAccessMemory；静态随机存取存储器）装置的多种方法。
背景技术
制造例如CPU（中央处理单元）、储存装置、ASIC（applicationspecificintegratedcircuits；专用集成电路）等先进集成电路需要依据特定的电路布局在给定的芯片区域上形成大量电路组件，例如晶体管、电阻、电容等。场效应晶体管（fieldeffecttransistor；FET）为平面装置，无论是NMOS晶体管还是PMOS晶体管，通常包括形成于半导体基板中由沟道区隔离的掺杂源漏区。栅极绝缘层位于该沟道区上方，且导电栅极电极位于该栅极绝缘层上方。在该栅极电极施加适当的电压使该沟道区导电，从而使电流自该源区向该漏区流动。
与具有平面结构的FET相反，所谓的3D装置例如FinFET（鳍式场效应晶体管）为三维结构。更具体而言，在FinFET中，形成大体垂直设置的鳍形主动区域，且栅极电极包围该鳍形主动区域的两侧及上表面以形成三栅极结构，从而使用具有三维结构而非平面结构的沟道。在一些情况下，绝缘覆盖层，例如氮化硅，是位于该鳍片的顶部且该FinFET装置仅有双栅极结构。与平面FET不同，在FinFET装置中，形成的沟道垂直于半导体基板的表面，以缩小该半导体装置的物理尺寸。另外，在FinFET中，该装置的漏区的结电容（junctioncapacitance）大大降低，往往至少降低一些短沟道效应。
为形成此类集成电路装置，需以非常细致的顺序或流程执行大量处理操作，例如沉积工艺、蚀刻工艺、加热工艺、掩模操作等。一般而言，形成集成电路装置，尤其包括形成多个材料层并图案化或移除该些材料层的其中部分，以定义理想的结构，例如栅极电极、侧间隙壁（sidewallspacer）等。装置设计人员主要地通过缩小晶体管的尺寸或按比例缩小晶体管的各组件的尺寸，例如晶体管的栅极长度，而得以成功提升晶体管装置的电性功能。实际上，当前晶体管的装置尺寸已缩小至难以使用现有的基于193纳米的光刻（photolithography）工具及技术直接图案化此类特征的程度。因此，装置设计人员采用多种技术来图案化非常小特征。一种这样的技术通常称作侧壁图像转移技术。
图1A至1E示例现有的侧壁图像转移技术。如图1A所示，在例如半导体基板的结构10上方形成芯轴12。芯轴12可由多种材料制成，例如非晶硅、多晶硅等。芯轴12的尺寸可依据特定的应用而变化。可利用现有的沉积、光刻及蚀刻工具及技术来沉积并图案化芯轴材料层，从而形成芯轴12。接着，如图1B所示，在芯轴12及结构10上方共形地沉积间隙壁材料层14。间隙壁材料层14可由多种材料组成，像是例如氮化硅、二氧化硅等。如图1C所示，执行非等向性蚀刻工艺，以定义与芯轴12相邻的间隙壁14A。接着，如图1D所示，通过执行选择性蚀刻工艺以移除芯轴12，该选择性蚀刻工艺保留间隙壁14A作为后续蚀刻工艺的掩模，从而在结构10中定义特征18，如图1E所示。
半导体存储器装置广泛应用于当前的许多集成电路装置以及许多消费类产品中。一般而言，存储器装置是储存电子信息的工具。目前有多种类型的存储器装置，例如SRAMs（StaticRandomAccessMemory；静态随机存取存储器）、DRAMs（DynamicRandomAccessMemory；动态随机存取存储器）、ROMs（ReadOnlyMemory；只读存储器）等，其中每一类型的存储器装置相对其它类型都分别具有各自的优缺点。例如，SRAMs通常用于较高速度和/或降低功耗为重要的应用中，例如微处理器、手机以及其它移动消费产品等的缓存。甚至非常基本的电子消费产品通常都包含数以百万的此类存储器装置。不论存储器装置的类型，业界一直致力于提高此类存储器装置的性能及耐用性。在典型的操作中，在存储器装置中储存的电荷（HIGH）代表数字“1”，而在该装置中缺失这样一电荷或储存较低电荷（LOW）则表示数字“0”。特定的读/写电路用于存取存储器装置，以在这样一存储器装置上储存数字信息并确定当前是否在该存储器装置中储存电荷。对于单个存储器装置，在其有效的生命周期中，这些编程/擦除周期（“P/E周期”）通常发生数百万次。
如图2所示，典型的6T（六个晶体管）SRAM存储器单元100包含两个N型FinFET通栅晶体管102A/B、两个P型FinFET上拉晶体管104A/B、以及两个N型FinFET下拉晶体管106A/B。各P型FinFET上拉晶体管104A/B的栅极分别连接相应N型FinFET下拉晶体管106A/B的栅极。P型FinFET上拉晶体管104A/B的漏极连接相应N型FinFET下拉晶体管106A/B的漏极，以形成具有传统组态的反相器。P型FinFET上拉晶体管104A/B的源极连接高参考电位，通常为Vcc，且N型FinFET下拉晶体管106A/B的源极连接低参考电位，通常为Vss或接地（ground）。组成一反相器的P型FinFET上拉晶体管104A和N型FinFET下拉晶体管106A的栅极连接另一反相器的晶体管104B、106B的漏极。类似地，组成另一反相器的P型FinFET上拉晶体管104B和N型FinFET下拉晶体管106B的栅极连接晶体管104A、106A的漏极。因此，第一反相器的晶体管104A、106A的漏极（结点N1）上的电位被施加于第二反相器的晶体管104B、106B的栅极，且电荷用于保持第二反相器处于ON或OFF状态。逻辑相反电位出现于第二反相器的晶体管104B、106B的漏极（结点N2）以及第一反相器的晶体管104A、106A的栅极上，以使第一反相器相对第二反相器保持互补OFF或ON状态。因此，所示SRAM单元100的锁存（latch）具有两个稳定状态：第一种状态为预定义电位在电荷储存结点N1上且低电位在电荷储存结点N2上；以及第二种状态为低电位在电荷储存结点N1上且该预定义电位在电荷储存结点N2上。通过在该锁存的该两种状态之间切换而记录二进制数据。必须在电荷储存结点上进而在相关反相器的耦接栅极上储存充足的电荷，以明确地保持其中一反相器“ON”且明确地保持另一反相器“OFF”，以保持存储器状态。
通过选择性耦接各电荷储存结点（N1,N2）与一对互补位线（BL,BL）的其中相应一个而以非破坏性方式自传统SRAM单元100中读出数据。该选择性耦接通过上述通栅晶体管102A/B实现，其中，各通栅晶体管连接于其中一电荷储存结点（N1,N2）与其中一互补位线（BL,BL）之间。向通栅晶体管102A/B的栅极提供字线（wordline）信号，以在数据读取操作期间开启该通栅晶体管（切换至ON）。自或至电荷储存结点（N1,N2）流过该开启的通栅晶体管的电荷对其中一位线放电且向另一位线充电。该些位线上的电压变化由差分放大器（未图示）感测。
在可预见的未来，SRAM将继续广泛用于集成电路产品中。因此，半导体厂商将继续努力开发更高效且更有效的制造SRAM装置的方法。本发明提供利用侧壁图像转移技术形成SRAM装置的多种方法。
发明内容
下面提供本发明的简要总结，以提供本发明的其中一些形态的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要组件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
一般而言，本发明提供利用侧壁图像转移技术形成SRAM（StaticRandomAccessMemory；静态随机存取存储器）装置的多种方法。在一示例中，该方法包含：在半导体基板上方形成硬掩模层，在该硬掩模层上方形成图案化间隙壁掩模层，其中，该图案化间隙壁掩模层由多个第一间隙壁、多个第二间隙壁以及多个第三间隙壁组成，以及通过该图案化间隙壁掩模层在该硬掩模层上执行第一蚀刻工艺，从而定义图案化硬掩模层。该方法还包含通过该图案化硬掩模层在该基板上执行第二蚀刻工艺，从而在该基板中定义多个第一鳍片、第二鳍片以及第三鳍片，其中，该第一鳍片具有与该第一间隙壁的宽度大致对应的第一宽度，该第二鳍片具有与该第二间隙壁的宽度大致对应的第二宽度，以及该第三鳍片具有与该第三间隙壁的宽度大致对应的第三宽度。
本发明提供的另一种形成SRAM装置的方法，包括：在半导体基板上方形成硬掩模层；在位于该硬掩模层上方从而多个相互隔开的第一芯轴上方沉积第一间隙壁材料层；在该第一间隙壁材料层上执行第一非等向性蚀刻工艺，从而定义多个第一间隙壁；在形成该多个第一间隙壁后，形成与各该多个第一间隙壁相邻的第二芯轴；在该第二芯轴上方沉积第二间隙壁材料层；在该第二间隙壁材料层上执行第二非等向性蚀刻工艺，从而定义多个第二间隙壁，各该第二间隙壁与该第二芯轴的其中一个相邻；在形成该多个第二间隙壁后，形成与各该第二间隙壁相邻的第三芯轴；在该第三芯轴上方沉积第三间隙壁材料层；在该第三间隙壁材料层上执行第三非等向性蚀刻工艺，从而定义多个第三间隙壁；执行至少一工艺操作，以相对该第一、第二以及第三间隙壁选择性移除该第一、第二以及第三芯轴，其中，在移除该第一、第二以及第三芯轴后，该第一、第二以及第三间隙壁定义图案化间隙壁掩模层；通过该图案化间隙壁掩模层在该硬掩模层上执行第一蚀刻工艺，从而定义图案化硬掩模层；以及通过该图案化硬掩模层在该基板上执行第二蚀刻工艺，从而定义该基板中的多个第一鳍片、该基板中的多个第二鳍片以及该基板中的多个第三鳍片，其中，该第一鳍片具有与该第一间隙壁的宽度大致对应的第一宽度，该第二鳍片具有与该第二间隙壁的宽度大致对应的第二宽度，以及该第三鳍片具有与该第三间隙壁的宽度大致对应的第三宽度。
附图说明
结合附图参照下面的说明可理解本发明，该些附图中类似的附图标记代表类似的组件。
图1A至1E显示现有侧壁图像转移技术的示例。
图2显示现有的六个晶体管SRAM装置的电路示意图。
图3显示本发明的SRAM装置的一具体实施例的平面视图。
图4A至4S显示本发明利用侧壁图像转移技术形成SRAM装置的多种方法。
尽管本发明的主题容许各种修改及替代形式，但附图中以示例形式显示其特定的具体实施例并在此进行详细描述。不过，应当理解，这里对特定的具体实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明精神及范围内的所有修改、等同及替代。
具体实施方式
下面描述本发明的不同具体实施例。出于清楚目的，并非实际具体实施中的全部特征都描述于本说明书中。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
下面参照附图描述本发明主题。附图中示意各种结构、系统及装置是出于解释目的以及避免模糊本发明与本领域技术人员已知的细节。但是，本发明包含该些附图以描述并解释实施例。这里所用的词语和词组的意思应当解释为与相关领域技术人员对该些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意义，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。本发明提供利用侧壁转移技术形成SRAM装置的多种方法。下面参照附图详细说明本发明的方法及装置的多种实施例。
图3显示可利用本文揭露的技术制造的SRAM装置200的一具体实施例的示意布局。SRAM装置200包含四个说明的N型FinFET晶体管（N1至N4）以及两个P型FinFET晶体管（P1、P2）。SRAM装置200包含分别用于晶体管N1、N2、P1、P2、N3及N4的多个鳍片202、204、206、208、210、212。图3中的虚线显示最终横跨该些鳍片而形成的多个栅极结构216。图4A至4S显示SRAM装置200沿图3的虚线201的剖视图。
图4A至4S显示于此揭露的针对包括多个FinFET晶体管的SRAM装置的多种方法，其中，利用侧壁图像转移技术来形成此类FinFET装置的鳍片。如图4A所示，在半导体基板220上方形成硬掩模222，且在硬掩模层222上方形成多个第一芯轴250A、250B。半导体基板220可由多种材料制成，例如硅、砷化镓等，且其可具有块体（bulk）组态或所谓的绝缘体上硅（silicon-on-insulator；SOI）基板。硬掩模层222可由多种材料组成，像是例如氮化硅、氮氧化硅等。可通过执行化学气相沉积（chemicalvapordeposition；CVD）工艺来形成硬掩模层222，且其厚度变化可取决于特定的应用，例如20至50纳米，以及该SRAM装置的细节，后面将作详细描述。第一芯轴250A、250B可由多种材料制成，例如非晶硅、多晶硅、二氧化硅等。可利用已知的沉积、光刻及蚀刻工具及技术沉积并图案化芯轴材料层，从而形成第一芯轴250A、250B。本文揭露的方法尤其包括多种芯轴及间隙壁的形成。一般而言，芯轴及间隙壁应当由相对彼此可选择性蚀刻的材料制成。在一实施例中，所描述的两第一芯轴250A、250B之间的间距（pitch）225为最终SRAM结构的最小间距的约10倍。其通常为传统光刻的极限量级。各第一芯轴250A、250B的宽度223可为约90至180纳米。
接着，如图4B所示，在第一芯轴250A、250B及结构220上方共形沉积第一间隙壁材料层219。第一间隙壁材料层219可由多种材料组成，像是例如氮化硅、二氧化硅等。第一间隙壁材料层219的厚度可依据要形成于结构220中的特征的尺寸而变化，后面将作详细描述。在一说明实施例中，第一间隙壁材料层219可为氮化硅层，且其厚度可为约5至50纳米。
接着，如图4C所示，在第一间隙壁材料层219上执行非等向性蚀刻工艺，以定义与芯轴250A、250B相邻的多个第一间隙壁219A-219D。在一说明实施例中，各该第一间隙壁219A-219D的宽度可为约5至50纳米。
接着，如图4D所示，在该装置上方共性沉积第二芯轴材料层230。第二芯轴材料层230可由多种材料组成，像是例如非晶硅、多晶硅、二氧化硅等。第二芯轴材料层230的厚度可依据要形成于结构220中的特征的尺寸而变化，后面将作详细描述。在一说明实施例中，第二芯轴材料层230的厚度可为约25至50纳米。第二芯轴材料层230可由与第一芯轴250A、250B相同的材料制成，但并非在所有应用中必须。
接着，如图4E所示，在第二芯轴材料层230上执行非等向性蚀刻工艺，以定义与第一间隙壁219A-219D相邻的多个第二芯轴230A-230D。第二芯轴230A-230D的宽度可与第一芯轴250A、250B的宽度相同或不同，亦即，第二芯轴230A-230D可窄于第一芯轴250A、250B的宽度，如图4E所示。在一说明实施例中，第二芯轴230A-230D的宽度为约20至50纳米。
接着,如图4F所示，在结构220上方共形沉积第二间隙壁材料层229。第二间隙壁材料层229可由多种材料组成，像是例如氮化硅、二氧化硅等。第二间隙壁材料层229的厚度可依据要形成于结构220中的特征的尺寸而变化，后面将作详细描述。在一说明实施例中，第二间隙壁材料层229可为氮化硅层，且其厚度可为约5至50纳米。第二间隙壁材料层229可由与第一间隙壁材料层219所使用的材料相同或不同的材料制成。第二间隙壁材料层229的厚度可与第一间隙壁材料层219的厚度相同或不同。
接着，如图4G所示，在第二间隙壁材料层229上执行非等向性蚀刻工艺，以定义多个第一间隙壁229A-229D。在一说明实施例中，各第一间隙壁229A-229D的宽度可为约5至50纳米。
接着，如图4H所示，在该装置上方覆被沉积（blanket-deposited）第三芯轴材料层240，使其过填充图4G中所示结构之间的间隙。第三芯轴材料层240可由多种材料组成，像是例如非晶硅、多晶硅、二氧化硅等。在一说明实施例中，第二芯轴材料层230的厚度可由二氧化硅制成。第三芯轴材料层240可由与第一芯轴250A、250B和/或第二芯轴230A-230D相同的材料制成，但并非在所有应用中必须，或者该些芯轴可都由不同的材料制成。如图4I所示，执行化学机械抛光（chemicalmechanicalpolishing；CMP）工艺，以平坦化第三芯轴材料层240的上表面，从而定义多个第三芯轴240A-240C。接着，如图4J所示，通过利用已知的光刻及蚀刻技术通过图案化掩模层（未图示）执行蚀刻工艺，以在第三芯轴240B中形成开口242。在一说明实施例中，开口242可具有约40至120纳米的宽度。
接着，如图4K所示，在结构220上方共形沉积第三间隙壁材料层239。第三间隙壁材料层239可由多种材料组成，像是例如氮化硅、二氧化硅等。第三间隙壁材料层239的厚度可依据要形成于结构220中的特征的尺寸而变化，后面将作详细描述。在一说明实施例中，第三间隙壁材料层239可为氮化硅层，且其厚度可为约5至50纳米。第三间隙壁材料层239可由与第一间隙壁材料层219和/或第二间隙壁材料层229所使用的材料相同或不同的材料制成。第三间隙壁材料层239的厚度可与第一间隙壁材料层219和/或第二间隙壁材料层229的厚度相同或不同。
接着，如图4L所示，在第三间隙壁材料层239上执行非等向性蚀刻工艺，以定义多个第三间隙壁239A、239B。在一说明实施例中，各该第三间隙壁239A、239B的宽度可为约5至50纳米。
接着，如图4M所示，执行一个或多个蚀刻工艺，以选择性移除第一芯轴250A、250B，第二芯轴230A-230D以及第三芯轴240A-240C。虚线255显示将形成SRAM装置200的区域的简单轮廓，且大体上显示间隙壁219B、229B、239A、239B、229C以及219C将用于形成先前所述的六个晶体管SRAM装置200。亦即，间隙壁219B、229B、239A、239B、229C以及219C共同地定义图案化间隙壁掩模层253，其将用于形成SRAM装置200。在完整阅读本申请后，本领域的技术人员将了解，可于基板220中在虚线225的相反侧的区域中形成其它SRAM装置（未图示）。可在形成这样的其它SRAM装置中使用各间隙壁229A、219A、219D以及229D。
接着，如图4N所示，在硬掩模层222上执行的蚀刻工艺期间，使用如图4M中所示的各间隙壁作为蚀刻掩模。此蚀刻工艺从而定义图案化硬掩模层222A。
图4O显示通过该图案化硬掩模层222A在基板220上执行湿式或干式蚀刻工艺以在基板220中定义多个沟槽252后的装置。沟槽252定义分别用于SRAM装置200的FinFET晶体管N1、N2、P1、P2、N3以及N4的多个鳍片202、204、206、208、210以及212。
在该工艺点之后，可使用传统的制造技术完成SRAM装置的制造。例如，如图4P所示，覆被沉积绝缘材料层254，以过填充沟槽252。绝缘材料层254可由多种不同的材料组成，例如二氧化硅。图4Q显示利用图案化硬掩模层222A作为抛光阻止层，在绝缘材料层254上执行CMP工艺后的装置。接着，如图4R所示，在绝缘材料层254上执行蚀刻工艺以降低其厚度，从而建立SRAM装置200的鳍片的最终高度。利用这里所揭露的方法，相邻SRAM装置之间的单元至单元间距274可为约300至600纳米。另外，在这里所示的示例中，SRAM装置200中的相邻晶体管之间的间距270可为约25至80纳米。
在完整阅读本申请后，本领域的技术人员将了解，这里所揭露的方法在制造SRAM装置方面为装置设计者提供了很大的灵活性。在图4A至图4R所示的示例中，第一间隙壁、第二间隙壁以及第三间隙壁都具有大致相同的厚度。不过，借由利用本发明的方法，该第一间隙壁、第二间隙壁以及第三间隙壁的厚度可不同，以实现不同的设计目的，例如，希望两个P型FinFET晶体管（206及208）的鳍片比四个N型FinFET晶体管（202、204、210以及212）的鳍片厚。例如，图4S显示一SRAM装置，其中，各晶体管的鳍片具有不同的宽度。更具体而言，在该示例中，鳍片206（晶体管P1）和鳍片208（晶体管P2）的宽度281是鳍片202（晶体管N1）和鳍片212（晶体管N4）的宽度285的两倍。鳍片204（晶体管N2）和鳍片210（晶体管N3）的宽度283是鳍片202（晶体管N1）和鳍片212（晶体管N4）的宽度285的1.5倍。利用这里所揭露的方法，第一间隙壁219B、219C的宽度分别确定N型FinFET装置N1及N4的鳍片202、212的宽度；第二间隙壁229B、229C的宽度分别确定N型FinFET装置N2及N3的鳍片204、210的宽度；以及第三间隙壁239A、239B的宽度分别确定P型FinFET装置P1及P2的鳍片206、208的宽度。通过控制各该间隙壁的厚度，可控制各鳍片获得理想的厚度，从而提升装置性能。第二芯轴230B的宽度建立N型FinFET装置N1及N2的鳍片202、204之间的间距，而第二芯轴230C的宽度建立N型FinFET装置N3及N4的鳍片210、212之间的间距。如需要，这里所揭露的方法使装置设计者能够微调SRAM装置的设计。例如，可变更P型FinFET装置以及N型FinFET装置的鳍片宽度，从而能够在个别基础上调整此类装置的阈值电压值，以实现更好的阈值电压匹配。这里所揭露的方法还能够精确控制SRAM装置上晶体管组之间的间距。
由于本领域技术人员借助这里的教导可很容易地以不同但等同的方式修改并实施本发明，因此上述特定的具体实施例仅为说明性质。例如，可以不同的顺序执行上述工艺步骤。而且，本发明并不限于这里所示架构或设计的细节，而是如下面的权利要求书所述。因此，显然，可对上面揭露的特定具体实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，本发明的保护范围如下面的权利要求书所述。
Claims (7)
1.一种形成SRAM装置的方法，包括：
在半导体基板上方形成硬掩模层；
在该硬掩模层上方形成多个相互隔开的第一芯轴；
在该多个相互隔开的第一芯轴上方沉积第一间隙壁材料层；
在该第一间隙壁材料层上执行第一非等向性蚀刻工艺，从而定义多个第一间隙壁；
在形成该多个相互隔开的第一芯轴及该多个第一间隙壁后，形成各自与该多个第一间隙壁相应的一个相邻且接触的多个第二芯轴；
在该多个第二芯轴上方沉积第二间隙壁材料层；
在该第二间隙壁材料层上执行第二非等向性蚀刻工艺，从而定义多个第二间隙壁，各该第二间隙壁与该多个第二芯轴的其中一个相邻；
在形成该多个第二芯轴及该多个第二间隙壁后，形成与各该第二间隙壁相邻且接触的第三芯轴；
在该第三芯轴上方沉积第三间隙壁材料层；
在该第三间隙壁材料层上执行第三非等向性蚀刻工艺，从而定义多个第三间隙壁；
执行至少一工艺操作，以相对该第一、第二以及第三间隙壁选择性移除该第一、第二以及第三芯轴，其中，在移除该第一、第二以及第三芯轴后，该第一、第二以及第三间隙壁定义图案化间隙壁掩模层；
通过该图案化间隙壁掩模层在该硬掩模层上执行第一蚀刻工艺，从而定义图案化硬掩模层；以及
通过该图案化硬掩模层在该基板上执行第二蚀刻工艺，从而定义该基板中的多个第一鳍片、该基板中的多个第二鳍片以及该基板中的多个第三鳍片，其中，该第一鳍片具有与该第一间隙壁的宽度大致对应的第一宽度，该第二鳍片具有与该第二间隙壁的宽度大致对应的第二宽度，以及该第三鳍片具有与该第三间隙壁的宽度大致对应的第三宽度。
2.如权利要求1所述的方法，其中，该第一、第二以及第三宽度相同。
3.如权利要求1所述的方法，其中，该第一、第二以及第三宽度彼此不同。
4.如权利要求1所述的方法，其中，该第一、第二以及第三宽度的其中两个相同，而该第一、第二以及第三宽度的其中另一个不同于该两个。
5.如权利要求1所述的方法，其中，该第一、第二以及第三间隙壁都由相同的材料组成。
6.如权利要求1所述的方法，其中，各该第一、第二以及第三间隙壁都由不同的材料组成。
7.如权利要求1所述的方法，进一步包括在执行该第二蚀刻工艺之前，移除该图案化间隙壁掩模层。
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Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9633905B2 (en) | 2012-04-20 | 2017-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor fin structures and methods for forming the same |
| KR101953240B1 (ko) * | 2012-09-14 | 2019-03-04 | 삼성전자 주식회사 | 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로 |
| US8889561B2 (en) * | 2012-12-10 | 2014-11-18 | Globalfoundries Inc. | Double sidewall image transfer process |
| US8962483B2 (en) * | 2013-03-13 | 2015-02-24 | Globalfoundries Inc. | Interconnection designs using sidewall image transfer (SIT) |
| US9711368B2 (en) * | 2013-04-15 | 2017-07-18 | United Microelectronics Corp. | Sidewall image transfer process |
| US20150014772A1 (en) * | 2013-07-11 | 2015-01-15 | International Business Machines Corporation | Patterning fins and planar areas in silicon |
| US8975129B1 (en) * | 2013-11-13 | 2015-03-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a FinFET device |
| US9034723B1 (en) | 2013-11-25 | 2015-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a FinFET device |
| US9401310B2 (en) * | 2014-02-03 | 2016-07-26 | Applied Materials, Inc. | Method to form trench structure for replacement channel growth |
| US9196485B2 (en) | 2014-02-25 | 2015-11-24 | International Business Machines Corporation | Stacked sidewall patterning |
| US9257439B2 (en) | 2014-02-27 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for FinFET SRAM |
| EP3123517A4 (en) * | 2014-03-24 | 2017-11-29 | Intel Corporation | Techniques for achieving multiple transistor fin dimensions on a single die |
| US9196612B2 (en) | 2014-03-26 | 2015-11-24 | International Business Machines Corporation | Semiconductor device including merged-unmerged work function metal and variable fin pitch |
| CN103996602B (zh) * | 2014-06-09 | 2016-08-31 | 上海华力微电子有限公司 | 一种采用双侧墙工艺形成超低尺寸图形的方法 |
| KR102192350B1 (ko) | 2014-08-05 | 2020-12-18 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법 |
| CN105470137A (zh) * | 2014-09-12 | 2016-04-06 | 中国科学院微电子研究所 | 一种鳍片刻蚀方法 |
| US9530637B2 (en) * | 2014-10-05 | 2016-12-27 | Applied Materials, Inc. | Fin structure formation by selective etching |
| KR102326376B1 (ko) | 2014-11-28 | 2021-11-17 | 삼성전자주식회사 | 키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
| US9268896B1 (en) | 2014-12-19 | 2016-02-23 | United Microelectronics Corp. | Method of forming a photomask |
| KR20160091164A (ko) | 2015-01-23 | 2016-08-02 | 삼성전자주식회사 | 미세 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법 |
| KR102352153B1 (ko) | 2015-03-25 | 2022-01-17 | 삼성전자주식회사 | 집적회로 장치 및 이의 제조 방법 |
| KR102338363B1 (ko) | 2015-04-15 | 2021-12-09 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9287135B1 (en) | 2015-05-26 | 2016-03-15 | International Business Machines Corporation | Sidewall image transfer process for fin patterning |
| US9293374B1 (en) | 2015-06-12 | 2016-03-22 | International Business Machines Corporation | Self-aligned low defect segmented III-V finFET |
| KR102432464B1 (ko) * | 2015-11-18 | 2022-08-16 | 삼성전자주식회사 | ＦｉｎＦＥＴ과 상기 ＦｉｎＦＥＴ의 핀 생성 방법 |
| US9601385B1 (en) * | 2016-01-27 | 2017-03-21 | International Business Machines Corporation | Method of making a dual strained channel semiconductor device |
| US10050043B2 (en) | 2016-01-29 | 2018-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Static random access memory (SRAM) using FinFETs with varying widths of fin structures |
| TWI690056B (zh) * | 2016-04-27 | 2020-04-01 | 聯華電子股份有限公司 | 靜態隨機存取記憶體單元陣列及其形成方法 |
| US10074657B2 (en) | 2016-04-28 | 2018-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing fins and semiconductor device which includes fins |
| US9691775B1 (en) * | 2016-04-28 | 2017-06-27 | Globalfoundries Inc. | Combined SADP fins for semiconductor devices and methods of making the same |
| US9793271B1 (en) | 2016-04-29 | 2017-10-17 | International Business Machines Corporation | Semiconductor device with different fin pitches |
| US9852946B1 (en) | 2016-06-08 | 2017-12-26 | International Business Machines Corporation | Self aligned conductive lines |
| US9761452B1 (en) * | 2016-07-08 | 2017-09-12 | Globalfoundries Inc. | Devices and methods of forming SADP on SRAM and SAQP on logic |
| US10559501B2 (en) | 2016-09-20 | 2020-02-11 | Qualcomm Incorporated | Self-aligned quadruple patterning process for Fin pitch below 20nm |
| US10163914B2 (en) * | 2017-03-08 | 2018-12-25 | Globalfoundries Inc. | Method of reducing fin width in FinFET SRAM array to mitigate low voltage strap bit fails |
| CN109390401B (zh) * | 2017-08-10 | 2022-07-05 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| US10325777B2 (en) | 2017-08-30 | 2019-06-18 | International Business Machines Corporation | Utilizing multiple layers to increase spatial frequency |
| CN109671778B (zh) * | 2017-10-16 | 2022-01-11 | 中芯国际集成电路制造(上海)有限公司 | 鳍式半导体器件及其形成方法 |
| TWI750316B (zh) | 2018-02-09 | 2021-12-21 | 聯華電子股份有限公司 | 1-1強制性鰭狀堆疊反向器及形成強制性鰭狀堆疊反向器的方法 |
| US10204781B1 (en) | 2018-02-14 | 2019-02-12 | Applied Materials, Inc. | Methods for bottom up fin structure formation |
| US10439047B2 (en) | 2018-02-14 | 2019-10-08 | Applied Materials, Inc. | Methods for etch mask and fin structure formation |
| US10763118B2 (en) * | 2018-07-11 | 2020-09-01 | International Business Machines Corporation | Cyclic selective deposition for tight pitch patterning |
| CN110828460B (zh) * | 2018-08-14 | 2022-07-19 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其形成方法 |
| CN110858565B (zh) * | 2018-08-24 | 2022-06-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| US11152377B2 (en) * | 2019-04-25 | 2021-10-19 | International Business Machines Corporation | Nanosheet SRAM by SIT process |
| CN113327895A (zh) * | 2020-02-28 | 2021-08-31 | 广东汉岂工业技术研发有限公司 | FinFET器件及其成型方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0716452A2 (en) * | 1991-03-28 | 1996-06-12 | Mitsubishi Denki Kabushiki Kaisha | Static random access type semiconductor memory device |
| CN102148199A (zh) * | 2010-02-08 | 2011-08-10 | 台湾积体电路制造股份有限公司 | 静态随机存取存储器的制造方法与半导体装置的制造方法 |
Family Cites Families (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4648937A (en) | 1985-10-30 | 1987-03-10 | International Business Machines Corporation | Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer |
| US4689869A (en) | 1986-04-07 | 1987-09-01 | International Business Machines Corporation | Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length |
| US4808545A (en) | 1987-04-20 | 1989-02-28 | International Business Machines Corporation | High speed GaAs MESFET having refractory contacts and a self-aligned cold gate fabrication process |
| US5460991A (en) | 1995-03-16 | 1995-10-24 | United Microelectronics Corporation | Method of making high coupling ratio flash EEPROM device |
| US5885425A (en) | 1995-06-06 | 1999-03-23 | International Business Machines Corporation | Method for selective material deposition on one side of raised or recessed features |
| US6566759B1 (en) | 1999-08-23 | 2003-05-20 | International Business Machines Corporation | Self-aligned contact areas for sidewall image transfer formed conductors |
| JP4329014B2 (ja) | 2003-09-05 | 2009-09-09 | ソニー株式会社 | 微細構造体の製造方法および微細構造体、表示装置、ならびに記録装置の製造方法および記録装置 |
| US6875703B1 (en) | 2004-01-20 | 2005-04-05 | International Business Machines Corporation | Method for forming quadruple density sidewall image transfer (SIT) structures |
| US7253650B2 (en) | 2004-05-25 | 2007-08-07 | International Business Machines Corporation | Increase productivity at wafer test using probe retest data analysis |
| KR100599098B1 (ko) | 2004-08-26 | 2006-07-12 | 삼성전자주식회사 | 커패시터의 제조 방법 |
| US20060084243A1 (en) | 2004-10-20 | 2006-04-20 | Ying Zhang | Oxidation sidewall image transfer patterning method |
| US7390746B2 (en) | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
| US7381655B2 (en) | 2005-09-14 | 2008-06-03 | International Business Machines Corporation | Mandrel/trim alignment in SIT processing |
| US7323374B2 (en) * | 2005-09-19 | 2008-01-29 | International Business Machines Corporation | Dense chevron finFET and method of manufacturing same |
| US7265013B2 (en) | 2005-09-19 | 2007-09-04 | International Business Machines Corporation | Sidewall image transfer (SIT) technologies |
| US7638381B2 (en) | 2005-10-07 | 2009-12-29 | International Business Machines Corporation | Methods for fabricating a semiconductor structure using a mandrel and semiconductor structures formed thereby |
| US7301210B2 (en) * | 2006-01-12 | 2007-11-27 | International Business Machines Corporation | Method and structure to process thick and thin fins and variable fin to fin spacing |
| US7439144B2 (en) | 2006-02-16 | 2008-10-21 | International Business Machines Corporation | CMOS gate structures fabricated by selective oxidation |
| US7470570B2 (en) | 2006-11-14 | 2008-12-30 | International Business Machines Corporation | Process for fabrication of FinFETs |
| US7699996B2 (en) | 2007-02-28 | 2010-04-20 | International Business Machines Corporation | Sidewall image transfer processes for forming multiple line-widths |
| US20090090975A1 (en) | 2007-10-09 | 2009-04-09 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit system employing fluorine doping |
| KR100875662B1 (ko) * | 2007-11-02 | 2008-12-26 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
| KR101448854B1 (ko) | 2008-03-28 | 2014-10-14 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
| US8716786B2 (en) | 2008-06-17 | 2014-05-06 | Infineon Technologies Ag | Semiconductor device having different fin widths |
| US8003236B2 (en) | 2008-06-17 | 2011-08-23 | Hitachi Global Storage Technologies Netherlands B.V. | Method for making a master mold with high bit-aspect-ratio for nanoimprinting patterned magnetic recording disks, master mold made by the method, and disk imprinted by the master mold |
| US8084310B2 (en) | 2008-10-23 | 2011-12-27 | Applied Materials, Inc. | Self-aligned multi-patterning for advanced critical dimension contacts |
| US8080443B2 (en) * | 2008-10-27 | 2011-12-20 | Sandisk 3D Llc | Method of making pillars using photoresist spacer mask |
| US7829951B2 (en) * | 2008-11-06 | 2010-11-09 | Qualcomm Incorporated | Method of fabricating a fin field effect transistor (FinFET) device |
| US7972959B2 (en) | 2008-12-01 | 2011-07-05 | Applied Materials, Inc. | Self aligned double patterning flow with non-sacrificial features |
| US7989355B2 (en) | 2009-02-12 | 2011-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of pitch halving |
| US7829466B2 (en) | 2009-02-04 | 2010-11-09 | GlobalFoundries, Inc. | Methods for fabricating FinFET structures having different channel lengths |
| US8105901B2 (en) | 2009-07-27 | 2012-01-31 | International Business Machines Corporation | Method for double pattern density |
| US8455364B2 (en) | 2009-11-06 | 2013-06-04 | International Business Machines Corporation | Sidewall image transfer using the lithographic stack as the mandrel |
| US8549458B2 (en) | 2009-11-09 | 2013-10-01 | Cadence Design Systems, Inc. | Method, system, and program product for routing an integrated circuit to be manufactured by sidewall-image transfer |
| US8691697B2 (en) | 2010-11-11 | 2014-04-08 | International Business Machines Corporation | Self-aligned devices and methods of manufacture |
| US8389383B1 (en) | 2011-04-05 | 2013-03-05 | Micron Technology, Inc. | Patterned semiconductor bases, and patterning methods |
| US8501531B2 (en) | 2011-04-07 | 2013-08-06 | The United States Of America, As Represented By The Secretary Of The Navy | Method of forming graphene on a surface |
-
2012
- 2012-01-26 US US13/359,197 patent/US8669186B2/en active Active
-
2013
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- 2013-01-25 CN CN201310030477.XA patent/CN103227152B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0716452A2 (en) * | 1991-03-28 | 1996-06-12 | Mitsubishi Denki Kabushiki Kaisha | Static random access type semiconductor memory device |
| CN102148199A (zh) * | 2010-02-08 | 2011-08-10 | 台湾积体电路制造股份有限公司 | 静态随机存取存储器的制造方法与半导体装置的制造方法 |
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