CN103185856A - 失效分析专用载板、测试设备、芯片电性失效分析的方法 - Google Patents

Abstract

本发明提供一种针对待测芯片设计专用载板、测试设备、芯片电性失效分析的方法，所述方法包括：针对待测芯片设计专用载板，所述载板包括位于待测芯片容纳区域的焊盘阵列、用于与测试机台进行信号传输的针脚阵列，以及连接所述针脚阵列和焊盘阵列的金属连线；将待测芯片采用SMT技术贴装于所述载板上。本发明提供的芯片电性失效分析的方法和用于芯片电性失效分析的专用载板以及测试设备能够方便快捷的完成硬件准备，且能够容易的实现大管脚数目芯片测试的芯片失效分析。

Description

失效分析专用载板、测试设备、芯片电性失效分析的方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种芯片电性失效分析的检测装置、设备和方法。

背景技术

在提高产品良率的过程中，产品工程师需要对问题产品进行电性以及物理失效分析，从而对产品进行诊断。通过电性失效分析，往往可以找出缺陷在版图上的位置，为明确缺陷的具体情况，需再进行物理失效分析，主要包括剥层、聚焦离子束(FIB)、扫描电子显微镜(SEM)、透射电子显微镜(TEM)、VC定位技术和缺陷化学成分分析。电性失效分析是物理失效分析的前提，物理失效分析结果是电性失效分析的目的和佐证。在失效分析中，各个步骤工作配合应用，缺一不可。

通常使用的方法包括：使用自动测试设备进行电性失效分析对失效的位置进行定位。对于逻辑产品的功能测试项目的失效位置定位通常使用设计辅助测试的分析手法；对电流异常则使用热点失效定位分析法。热点失效定位分析分为静态和动态两种模式，静态热点分析只需要提供电源和接地，而动态热点分析则需要自动测试设备来输入动态信号。

IDDQ失效定位则要求进行动态热点分析。IDDQ失效定位动态热点分析包括：当被测器件处于激活状态时，即测试机被测器件供给电源时，失效位置可能会有异常电流聚集，这会出现两种现象：一种现象是聚集的电流会发出异常的大量光子；另一种现象是当激光扫描到失效位置时，通过电源线的电流会出现异常波动。这两种现象能够被我们的分析仪器发现并作为热点图存储下来。

接下来就可以根据热点图，做物理失效分析。即切开被测器件，找到失效位置。

当失效位置被找到，看到其物理现象例如TEM(穿透电子显微镜)图片，工程师可以分析出合理的失效原因并通知制造部门。

制造部门根据分析结果来调整制造工艺或者其他因素避免同类问题的发生。这样使得下一批次的产品出厂时良率得到改善。

对于上述的动态热点分析的测试样品的制备，传统上有两种样品制备方法：1)定制插座法；2)剥离芯片接线法。

通常的定制插座法进行失效分析的流程如图1所示，其为：

设计定制专用插座及电路板；

将待测芯片开盖；

输入测试信号，所述测试信号通过电路传输至芯片；

进行激光扫描，并通过高倍透镜观察看是否抓到异常热点；

若发现有异常热点，则将此芯片进入物理失效分析阶段；

没有发现有异常热点，则将另一待测芯片开盖进行测试。

其中，对于不同型号的待测芯片需要专门设计定制不同的专用插座及电路板。进行测试的时候，待测芯片需要进行开盖，固定在插座上，插座插在电路板上，电路板在安装在测试机台上。

如图2所示，待测芯片(未标示)进行开盖窗口2，露出封装外壳34里的裸芯片41，插座(未标示)上的夹子75夹住封装外壳34的边缘把待测芯片固定在插座上。插座插在电路板7的测试位置上。电路板7上还包括与测试机台进行信号传输的铜柱1构成的针脚阵列。

进行测试时如图3所示，其中图4为图3的细节放大图。测试机台给待测芯片输入动态信号，同时通过激光扫描仪器对待测芯片进行激光扫描，通过CCD(CCD图像传感器，Charged Coupled Device)发现芯片被激光扫描的电流状况具有异常情况，并由CCD把电流异常的地方标记热点，用高倍光学镜头拍下被测芯片图片，并结合异常电流处的热点形成热点图保留下来。其中，高倍透镜镜头8和待测芯片4之间的距离h1受插座的夹子75的高度限制，不能太近。可是高倍率镜头的焦距很小，小于插座夹子75的高度，所以在测试时不能使用高倍率镜头。而用低倍率镜头，又会使得高倍光学镜头拍的图片精确度不够而降低物理失效分析时找到失效位置的成功率。

并且测试机台给待测芯片4的信号是沿着铜柱1-电路板线路78-插座引脚581-插座线路58-弹簧针51-凸球6(或芯片4的引脚)的路径传输的。这样一个路径中，接触连接点太多，并且周折复杂，容易受到外界的干扰和接触不良的影响。

其中，定制插座法是把待测芯片开盖后，固定在定制专用插座及电路板上。而由于插座需要针对不同的芯片定制，其制作工艺复杂，每次要测不同的芯片都要重新经历一遍设计、开模、生产、组装等过程，再加上其与芯片的对准精度要求很高，故一般都要委托国外的厂家制作，运输很麻烦。这样一个过程，一般需要两三个月。

而剥离芯片接线法是把芯片从封装结构中取出来，附在载片上，再用金属线将芯片管脚与外部连线通过焊接连接，测试信号通过接线传输至芯片。这样一种方式，不能处理大管脚数芯片，因为管脚过多，焊接成功率很低，或者管脚排列复杂则无法全部成功焊接。

需要一种能够方便快捷的完成硬件准备，且能够容易的实现大管脚数目芯片测试的芯片失效分析的方法。

发明内容

为了实现上述目的，本发明提高了一种芯片电性失效分析的方法，包括：

针对待测芯片设计专用载板，所述载板包括位于待测芯片容纳区域的焊盘阵列、用于与测试机台进行信号传输的针脚阵列，以及连接所述针脚阵列和焊盘阵列的金属连线；

将待测芯片采用SMT技术贴装于所述载板上；

将贴装好的待测芯片开盖；

输入测试信号，所述测试信号通过载板的针脚阵列传输至待测芯片；

进行激光扫描，并通过高倍透镜观察看是否抓到异常热点；

若发现有异常热点，则将此芯片进入物理失效分析阶段；

没有发现有异常热点，则将另一待测芯片开盖进行测试。

可选的，利用硝酸、硫酸或两者的混合物进行所述开盖步骤。

可选的，采用激光开盖进行所述开盖步骤。

本发明还提出了一种用于芯片电性失效分析的专用载板，所述载板包括位于待测芯片容纳区域的焊盘阵列、用于与测试机台进行信号传输的针脚阵列，以及连接所述针脚阵列和焊盘阵列的金属连线。

可选的，所述定制待测芯片载板另包括：所述专用载板为PCB板。

本发明另提出了一种芯片失效分析的测试设备，包括：

前面所述的专用载板；

以SMT技术固定在专用载板上的待测芯片。

可选的，所述待测芯片的封装类型为DIP、SOP、SOJ、QFP、QFN、BGA中的一种。

可选的，所述测试机台还包括用于搁置所述专用载板的分析测试台，所述分析测试台上方设置有高倍率镜头。

可选的，还包括激光扫描装置。

与现有技术相比，本发明能够方便快捷的完成硬件准备，且能够容易的实现大管脚数目芯片测试的芯片失效分析的方法。

附图说明

图1至图4为现有技术中利用定制插座法进行失效分析的示意图。

图5为本发明的芯片电性失效分析方法的流程图。

图6至图8为利用针对待测芯片设计的专用载板进行失效分析的示意图。

具体实施方式

本发明的芯片电性失效分析的方法针对待测芯片设计专用载板进行失效分析，待测芯片通过SMT技术固定在所述载板的测试位置。

针对待测芯片设计专用载板具体的本发明芯片电性失效分析方法如图5所示，包括：

针对待测芯片设计专用载板；

将待测芯片采用SMT技术贴装于载板上；

将贴装好的待测芯片开盖；

输入测试信号，所述测试信号通过载板的针脚阵列传输至芯片；

进行激光扫描，并通过高倍透镜观察看是否抓到异常热点；

若发现有异常热点，则将此芯片进入物理失效分析阶段；

若没有发现有异常热点，则将另一待测芯片开盖进行测试。

下面结合附图对本发明的具体实施方式做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会作放大、缩小或其他改变。

对于大管脚数目的芯片来说，其内部电路复杂，管脚数目巨大，但是芯片面积很小，所以管脚很小，并且密度很高。在一些高级的封装形式中，管脚已经从引脚形式演变成密度很大的凸球阵列。怎样实现大管脚数目的芯片的引脚与测试机台的输入针脚精准的对准和连接，是一定要解决的难题。而测试信号的传输路径的不易受干扰性或者易于实现接触准确也是很重要的方面。同时，测试时，镜头需要使用高倍率的镜头才能清晰的扫描到内部电路复杂精细的芯片，这要求镜头和待测芯片之间的距离要能够足够的小。并且，进行芯片测试是要发现失效原因，从而能够反馈给前面的生产流程以作针对性的改进。所以测试时间越短就能越快的发现原因，从而能尽快的对芯片的制造生产进行改进。

所以，如果采用定制插座法来进行大管脚芯片的测试，插座上的对应待测芯片管脚的接触点和弹簧针的精细和精密的程度要求很高，制作工艺要求严格。一般来说，需要到国外的测试设备生产厂商进行定制，然后，测试设备生产厂商再从设计、开模等等工序开始进行生产。等到测试人员得到所需的插座，至少需要两三个月。这样使得测试周期大大增加，失效原因要等待至少两三个月才能被发现，然后才能针对性的在设计或者工艺等方面进行改进。对于飞速发展的集成电路产业来说，这样长的测试时间带来的时间成本是非常巨大的。

本发明的针对待测芯片设计专用载板，所述载板取消了定制插座法中的定制插座，即电路板上的测试区域没有用于固定插座的设置，取而代之的是采用SMT技术贴装上的待测芯片。

SMT是Surface Mounted Technology的缩写，意为表面组装技术(表面贴装技术)，是一种无须对PCB穿孔插装而直接将元器件贴焊到PCB表面规定位置上的装联技术。其具有组装密度高、可靠性高、抗振能力强、焊点缺陷率低、高频特性好、易于实现自动化生产等优点。随着电子产品的微型化，SMT是电子装联技术的发展趋势，其尤其表现在SMT技术适用于现在功能强大而引脚众多的集成电路芯片的组装。原有的对PCB穿孔插装技术(THT)已不能适应大规模、高集成度的集成电路芯片，所以，这些芯片也都不得不采用表面贴片元件的封装。

现能够适应现有表面贴装有源元件的封装类型主要有：DIP(dual in-linepackage双列直插封装)、SOP(Small Outline Package小外形封装)、SOJ(SmallOut-Line J-Leaded Package小尺寸封装)、QFP(Quad flat package四面引线扁平封装)、QFN(quad flat non-leaded package四侧无引脚扁平封装)、BGA(BallGrid Array球栅阵列结构)等等。其中，QFP，QFN，BGA等封装形式的芯片一般都是引脚数目可以超过一百的芯片，SMT的技术能力已经能够保证它们的电连接的精度，即表面贴装技术适应大规模、高集成度的集成电路芯片的贴装。

所以，运用SMT技术制作本发明的专用载板也能够保证待测芯片的引脚和测试电路板的对准的精度，从而保证测试的精准。

本发明针对待测芯片设计的专用载板可以采用PCB板，其上还包括用于和测试机台连接的布线(金属连线)。运用成熟的PCB版图工艺，能够实现大管脚数目的待测芯片的引脚和与测试机台进行信号传输的针脚阵列之间的布线。而现有的PCB工艺，已经能够将PCB板的厚度控制在1～3mm，一般为1.6mm左右。芯片的厚度一般小于2mm。所以，制得的载板加上芯片的厚度，在镜头下面的高度很小，满足高倍率镜头较小焦距的要求。

以下以一具体实例，结合图6至图8来详细说明运用本发明针对待测芯片设计的专用载板进行测试的方式：

1)设计针对待测芯片设计专用载板；

所述待测芯片为引脚中心距为1.5mm的360引脚的BGA，其仅为31mm见方。从某批次出现问题需要进行失效分析的芯片中随机抽取10颗作为测试样品，即为本实施例的待测芯片。

所述载板，其为PCB板，其上包括用于芯片与测试机台之间信号传输的针脚阵列、待测芯片设置区域的焊盘阵列，以及所述针脚阵列和焊盘阵列之间的金属连线。针脚一般为铜柱，其数目和芯片的输入输出引脚相适应。PCB可以为一层板或多层板，优选的，在本实施例中为三层板。板厚为1.6mm。

制作电路板的数目为10块。

2)将待测芯片采用SMT技术贴装于载板上；

采用SMT技术将10颗待测芯片一一贴装在10块电路板上。

由于SMT技术非常成熟，能够实现本实施例中待测芯片准确贴装的厂商也很容易找。

一般来说，PCB板的制作和把待测芯片通过SMT贴装上可以在一个礼拜左右完成，即一个礼拜左右的时间里就可以开始进行测试。

3)将贴装好的待测芯片开盖；

开盖的方式为用硝酸、硫酸或两者的混合物进行化学法开盖，或采用激光开盖，具体为将裸芯片的区域信息输入切割设备中，再用激光在芯片表面进行切割。优选为采用激光开盖，这种开盖方法不损伤裸芯片，不带来新的失效因素。

本发明的测试方法中，在开盖之后不需要处理金线及取出裸芯片。只要开盖，露出封装外壳内的裸芯片就可以了。

将待测芯片开盖后的载板的情况如图6所示，载板7′的一侧为铜柱1′构成的针脚阵列，适用于和测试机台进行连接，接受测试机台输入的测试信号。其测试位置为待测芯片，其封装外壳34′的顶盖已经被进行了开盖处理，窗口2′内露出裸芯片41′。载板7′内部还有连接铜柱1′和待测芯片引脚的金属连线(未图示)，但本领域技术人员能够理解其结构和连接方式。

4)测试信号通过载板针脚阵列传输至芯片；

将其中一块开好盖的载板安装在测试机台的分析测试台上。通过载板上的针脚阵列与测试机台进行信号传输。由测试机台给芯片提供动态测试信号进行动态热点分析。

如图7所示，由于没有定制插座法中的插座，以及插座上的用于固定芯片的夹子的高度。高倍透镜镜头8′和载板7′上的待测芯片4′的距离h2不受载板7′上的结构限制，h2可以达到非常小，即镜头和裸芯片的距离最小甚至也即是待测芯片的封装外壳的厚度，其一般不到2mm。故在本发明中可以使用高倍率的镜头，其不会受到镜头和裸芯片的距离的局限，而不能满足其焦距要求。对于内部为复杂电路结构的多管脚待测芯片，和芯片面积非常小，即电路密度很大的裸芯片来说，可以采用高倍率的镜头提高了其测试的准确度。

另外，再如图8所示，测试机台给待测芯片4′的信号是沿着铜柱1′-金属连线78′(电路板线路)-凸球6(或芯片4′的引脚)的路径传输的。减少了在定制插座法中“插座引脚-插座线路-弹簧针”的路径中，接触连接点大大减少，信号直接通过PCB板上的金属连线从铜柱1′传输到芯片引脚，不容易受到外界的干扰和接触不良的影响，减少了芯片以外的失效因素。

5)通过高倍率透镜观察看是否抓到异常热点；

通过CCD发现芯片被激光扫描的电流状况具有异常情况，并由CCD把电流异常的地方标记热点，用高倍光学镜头拍下被测芯片图片，并结合异常电流处的热点形成热点图保留下来。

6)若发现有异常热点，则将此芯片进入物理失效分析阶段；

没有发现有异常热点，则将另一待测芯片开盖进行测试。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种芯片电性失效分析的方法，其特征在于，包括：

针对待测芯片设计专用载板，所述载板包括位于待测芯片容纳区域的焊盘阵列、用于与测试机台进行信号传输的针脚阵列，以及连接所述针脚阵列和焊盘阵列的金属连线；

将待测芯片采用SMT技术贴装于所述载板上；

将贴装好的待测芯片开盖；

输入测试信号，所述测试信号通过载板的针脚阵列传输至待测芯片；

进行激光扫描，并通过高倍透镜观察看是否抓到异常热点；

若发现有异常热点，则将此芯片进入物理失效分析阶段；

若没有发现有异常热点，则将另一待测芯片开盖进行测试。

2.如权利要求1所述的芯片电性失效分析的方法，其特征在于，利用硝酸、硫酸或两者的混合物进行所述开盖步骤。

3.如权利要求1所述的芯片电性失效分析的方法，其特征在于，采用激光开盖进行所述开盖步骤。

4.一种用于芯片电性失效分析的针对待测芯片设计专用载板，其特征在于，所述载板包括位于待测芯片容纳区域的焊盘阵列、用于与测试机台进行信号传输的针脚阵列，以及连接所述针脚阵列和焊盘阵列的金属连线。

5.如权利要求4所述的专用载板，其特征在于，所述载板为PCB板。

6.一种芯片失效分析的测试设备，其特征在于，包括：

如权利要求4或5所述的专用载板；

以SMT技术固定在专用载板上的待测芯片。

7.如权利要求6所述的测试设备，其特征在于，所述待测芯片的封装类型为DIP、SOP、SOJ、QFP、QFN、BGA中的一种。

8.如权利要求6所述的测试设备，其特征在于，所述测试机台还包括用于搁置所述针对待测芯片设计专用载板的分析测试台，所述分析测试台上方设置有高倍率镜头。

9.如权利要求6所述的测试设备，其特征在于，还包括激光扫描装置。

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