CN103178844B - 滤波电路、相位一致性判断电路以及延迟锁定环 - Google Patents

Abstract

本发明公开了一种滤波电路、相位一致性判断电路以及延迟锁定环，所述滤波电路包括：时钟选择单元，所述时钟选择单元被配置成响应于频率信号而传送第一时钟或频率比第一时钟低的第二时钟作为操作时钟；以及滤波器，所述滤波器被配置成与操作时钟同步地将输入信号滤波并且产生滤波信号。

Description

滤波电路、相位一致性判断电路以及延迟锁定环

相关申请的交叉引用

本申请要求2011年12月22日提交的申请号为10-2011-0140494的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及滤波电路，相位一致性判断电路以及延迟锁定环。

背景技术

诸如DDR SDRAM（双数据速率同步DRAM）的电路器件利用与外部系统中所使用的外部时钟同步的内部时钟来执行各种信号和数据的传输。尽管输入到电路器件的时钟是在与外部时钟同步的状态下被初始施加的，但是其在经过器件中的各种组件时被延迟，并且在被输入到器件的外部时未与外部时钟同步。因而，为了信号和数据的稳定传输，要为内部时钟补偿数据加载到电路器件中的总线所花费的时间，使得输出的内部时钟与外部时钟在外部系统中精确地彼此同步。为了起到这个作用，利用延迟锁定环。

图1是现有的延迟锁定环的配置图。

参见图1，延迟锁定环包括延迟单元110、复制延迟单元120、相位比较单元130、滤波器单元140、锁定信号发生单元150以及延迟值控制单元160。

将参照图1来描述延迟锁定环的操作。

延迟单元110将输入时钟ICLK延迟并产生输出时钟OCLK。复制延迟单元120将输出时钟OCLK延迟一模型化的延迟值并且产生反馈时钟FBCLK。相位比较单元130将输入时钟ICLK的相位与反馈时钟FBCLK的相位进行比较。为了消除相位比较单元130的比较结果PHA中包括的噪声，滤波器单元140将相位比较单元130的比较结果PHA滤波并且产生滤波信号FIL。延迟值控制单元160响应于滤波信号FIL而控制延迟单元110的延迟值。在输入时钟ICLK的相位和反馈时钟FBCLK的相位变得彼此相同时，锁定信号发生单元150响应于滤波信号FIL而激活锁定信号LOCK。如果锁定信号LOCK被激活，则延迟值控制单元160将延迟单元110的延迟值保持为锁定信号LOCK被激活时的延迟值。

例如，锁定信号发生单元150可以在输入时钟ICLK与反馈时钟FBCLK之间的相位差比给定值小时激活锁定信号LOCK。所述给定值可以是由延迟单元110延迟的最小值（在下文中，被称作单位延迟值）。

相位比较单元130在反馈时钟FBCLK的相位比输入时钟ICLK的相位早时产生低电平的比较结果PHA，以及在反馈时钟FBCLK的相位比输入时钟ICLK的相位晚时产生高电平的比较结果PHA。

滤波器单元140响应于操作时钟CLKA而对相位比较单元130的输出PHA（在下文中，称作比较结果PHA）采样。如果高电平的比较结果PHA被采样的次数等于或大于滤波深度，则产生高电平的滤波信号FIL，如果低电平的比较结果PHA被采样的次数等于或大于滤波深度，则产生低电平的滤波信号FIL。在下文中，将说明以下情况：当相同逻辑值的比较结果PHA通过滤波深度被连续地采样时，滤波器单元140更新滤波信号FIL的逻辑值。例如，当滤波深度是5时，滤波器单元140在低电平的比较结果PHA被连续地采样5次时更新滤波信号FIL的逻辑值，并且在高电平的比较结果PHA被连续地采样5次时将滤波信号FIL的逻辑值更新为高电平。

锁定信号发生单元150在滤波信号FIL从低电平转变成高电平时激活锁定信号LOCK。这是因为滤波信号FIL从低电平到高电平的转变意味着输入时钟ICLK与反馈时钟FBCLK之间的相位差比延迟单元110的单位延迟值小。

延迟值控制单元160在滤波信号FIL具有低电平时增加延迟单元110的延迟值，以及在滤波信号FIL具有高电平时减小延迟单元110的延迟值。如果锁定信号LOCK被激活，则延迟值控制单元160使延迟单元110保持相应的延迟值。

图2是示出现有的延迟锁定环的特点的波形图。

以下将参照图2来描述输入时钟ICLK的下降沿和反馈时钟FBCLK的上升沿由于噪声而被锁定在一起的半锁定（half locking）现象。

由于因为功率下降等原因引起的噪声，在延迟锁定环操作以使输入时钟ICLK的相位与反馈时钟FBCLK的相位匹配时，位于第一位置201处的反馈时钟FBCLK的上升沿可能被移动到第二位置202。相位比较单元130产生低电平的比较结果PHA，并且在低电平的比较结果PHA被连续地采样5次时滤波信号FIL的逻辑值更新为低电平。延迟值控制单元160响应于低电平的滤波信号FIL而增加延迟单元110的延迟值，由此反馈时钟FBCLK的上升沿被移动/延迟到第三位置203。此后，如果噪声被消除，则反馈时钟FBCLK的上升沿移动到第四位置204，并且比较单元130产生高电平的比较结果PHA。如果高电平的比较结果PHA被连续地采样5次，则滤波器单元140将滤波信号FIL的逻辑值更新为高电平。由于滤波信号FIL从低电平改变成高电平，所以锁定信号发生单元150激活锁定信号LOCK。因此，反馈时钟FBCLK的相位被锁定在错误的位置。

这种半锁定可能在噪声产生得比滤波深度的长度长并且比滤波深度的长度的两倍短的时段发生。滤波深度的长度与滤波器单元140可以进行滤波的噪声的持续时间的最大值相对应。如果噪声以比滤波深度的长度更短的时段产生，则滤波器单元140可以将噪声滤波，而如果噪声以比滤波深度的长度的两倍更长的时段产生，则延迟单元110的延迟值被延迟值控制单元160增加，并且反馈时钟FBCLK离开可以发生半锁定的时段。滤波深度的长度由滤波器单元140的采样频率来确定。随着采样频率变高，滤波深度的长度变短，而随着采样频率变低，滤波深度的长度变长。随着滤波深度的长度变长，发生半锁定的可能性增加。

发明内容

本发明的实施例涉及具有不易受到噪声影响的特性并且可以减小电流消耗和功率消耗的滤波电路、相位一致性判断电路以及延迟锁定环。

根据本发明的一个实施例，一种滤波电路包括：时钟选择单元，所述时钟选择单元被配置成响应于频率信号而传送第一时钟或频率比第一时钟低的第二时钟作为操作时钟；以及滤波器，所述滤波器被配置成与操作时钟同步地将输入信号滤波并且产生滤波信号。

根据本发明的另一个实施例，一种延迟锁定环包括：第一延迟单元，所述第一延迟单元被配置成将输入时钟延迟并且产生输出时钟；第二延迟单元，所述第二延迟单元被配置成将输出时钟延迟并且产生反馈时钟；相位比较单元，所述相位比较单元被配置成将输入时钟的相位与反馈时钟的相位进行比较；滤波器单元，所述滤波器单元被配置成利用由锁定信号确定的频率来将相位比较单元的比较结果滤波，并产生滤波信号；锁定信号发生单元，所述锁定信号发生单元被配置成响应于滤波信号而产生锁定信号；以及延迟值控制单元，所述延迟值控制单元被配置成响应于滤波信号和锁定信号而控制第一延迟单元的延迟值。

根据本发明的另一个实施例，一种相位一致性判断电路包括：相位比较单元，所述相位比较单元被配置成将第一输入时钟的相位与第二输入时钟的相位进行比较；时钟选择单元，所述时钟选择单元被配置成响应于频率信号而传送第一时钟或频率比第一时钟低的第二时钟作为操作时钟；滤波器，所述滤波器被配置成与操作时钟同步地将相位比较单元的比较结果滤波并且产生滤波信号；以及信号发生单元，所述信号发生单元被配置成响应于滤波信号而产生频率信号。

附图说明

图1是现有的延迟锁定环的配置图。

图2是示出现有的延迟锁定环的特点的波形图。

图3是根据本发明的一个实施例的滤波电路的配置图。

图4是根据本发明的另一个实施例的相位一致性判断电路的配置图。

图5是根据本发明的另一个实施例的延迟锁定环的配置图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。

在以下描述中，尽管频率信号LOCK和锁定信号LOCK是不同的术语，但是它们表示如下的相同信号，即所述信号用于选择滤波器进行操作要同步的时钟，并且具有控制滤波器的采样频率的相同功能。锁定信号LOCK用在锁相环中，因为其是在输入时钟ICLK和反馈时钟FBCLK之间的相位差变得比给定值小而锁定相位时被激活的。因此，两个术语用于区别本发明应用于锁相环的实施例和其余的实施例。

图3是根据本发明的一个实施例的滤波电路的配置图。

参见图3，滤波电路包括：时钟选择单元310，所述时钟选择单元310被配置成响应于频率信号LOCK而传送第一时钟CLK1或频率比第一时钟CLK1低的第二时钟CLK2作为操作时钟CLKA；滤波器320，所述滤波器320被配置成与操作时钟CLKA同步地操作、将输入信号PHA滤波、并且产生滤波信号FIL；以及时钟分频单元330，所述时钟分频单元330被配置成将第一时钟CLK1分频并产生第二时钟CLK2。

将参照图3来描述滤波电路的操作。

时钟选择单元310在频率信号LOCK被去激活时传送第一时钟CLK1作为操作时钟CLKA，以及在频率信号LOCK被激活时传送第二时钟CLK2作为操作时钟CLKA。第二时钟CLK2的频率比第一时钟CLK1低。

滤波器320与操作时钟CLKA同步地对输入信号PHA采样、将采样的输入信号PHA滤波、以及产生滤波信号FIL。滤波器320在频率信号LOCK被去激活时与第一时钟CLK1同步地对输入信号PHA采样，以及在频率信号LOCK被激活时与第二时钟CLK2同步地对输入信号PHA采样。由于第二时钟CLK2的频率比第一时钟CLK1的频率低，在滤波器320与第一时钟CLK1同步地对输入信号PHA采样时，滤波器320是以高频对输入信号PHA采样（在下文中，被称作高频模式），而在滤波器320与第二时钟CLK2同步地对输入信号PHA采样时，滤波器320是以低频对输入信号PHA采样（在下文中，被称作低频模式）。

滤波器320的滤波能力可以通过滤波深度和滤波深度的长度来限定。

在比例型滤波器中，当第一值（例如，低电平）的输入信号PHA被连续地采样至少第一临界次数时，滤波信号FIL的逻辑值更新为与第一值相对应的第一逻辑值（例如，低电平），以及当第二值（例如，高电平）的输入信号PHA被连续地采样至少第二临界次数时，滤波信号FIL的逻辑值更新为与第二值相对应的第二逻辑值（例如，高电平）。第一临界次数和第二临界次数与滤波深度相对应。滤波深度的长度与滤波深度乘以采样周期所得的值相对应。

因此，如果滤波器320是比例型滤波器，并且滤波信号FIL在低电平的输入信号PHA被连续地采样5次时更新为低电平以及在高电平的输入信号PHA被连续地采样5次时更新为高电平，则滤波深度可以被定义为5。如果滤波器320与频率为1Hz的操作时钟CLKA同步地操作，则采样周期是1秒，并且滤波深度的长度变成5秒。这种滤波器320即使在噪声被连续地采样多达4次时也可以执行滤波，并且可以将持续的时段比5秒短的噪声滤波。

也就是说，滤波深度对应于可以被滤波器320滤波的噪声的连续采样次数的最大值，并且滤波深度的长度对应于可以被滤波器320滤波的噪声的持续时间的最大值。

在高频模式的情况下，尽管其适合高速操作，但是电路中的信号状态由于高速操作而频繁地转变，所以电流消耗和功率消耗可能增加。低频模式具有与高频模式相反的特性。换言之，在低频模式中，尽管其不适合高速操作，但是电流消耗和功率消耗可以降低。

在集成型滤波器中，当第一值（例如，低电平）的输入信号PHA被采样的次数比第二值（例如，高电平）的输入信号PHA被采样的次数大第一临界次数时，滤波信号FIL的逻辑值更新为与第一值相对应的第一逻辑值（例如，低电平），以及当第二值的输入信号PHA被采样的次数比第一值的输入信号PHA被采样的次数大第二临界次数时，滤波信号FIL的逻辑值更新为与第二值相对应的第二逻辑值（例如，高电平）。第一临界次数和第二临界次数与滤波深度相对应。

因此，如果滤波器320是集成型滤波器，在具有低电平的输入信号PHA的采样次数与具有高电平的输入信号PHA的采样次数之差与5相对应时，最近被采样的输入信号PHA继续累积并且滤波信号FIL更新，可以将滤波深度定义为5。

供作参考，时钟分频单元330可以包括至少一个T触发器331。T触发器331将它的输入时钟二分频并且产生输出时钟。因此，可以通过串联连接N个T触发器将第一时钟CLK1进行2N分频而产生第二时钟CLK2。然而，图3中所示的滤波电路可以不包括时钟分频单元330。可以从滤波电路的外部施加第一时钟CLK1和第二时钟CLK2作为具有不同频率的时钟（第二时钟CLK2的频率比第一时钟CLK1的频率低）。

根据本发明的滤波电路可以响应于操作条件而通过改变滤波器320的操作时钟CLKA的频率来根据情况在高频模式或低频模式下操作，由此，其可以利用高频模式和低频模式二者的优点。即，其不仅可以带来高速操作，还可以带来电流消耗和功率消耗的降低。

图4是根据本发明的另一个实施例的相位一致性判断电路的配置图。图4的相位一致性判断电路执行用于判断两个输入信号ICLK1和ICLK2的相位是否彼此相同的操作，并且其包括图3的滤波电路。两个输入时钟ICLK1和ICLK2的相位彼此相同的事实不仅是指两个输入时钟ICLK1和ICLK2的相位准确地彼此相同的情况，而且还指两个输入时钟ICLK1和ICLK2之间的相位差比给定值更小的情况。

相位一致性判断电路包括：相位比较单元410，所述相位比较单元410被配置成将第一输入时钟ICLK1的相位与第二输入时钟ICLK2的相位进行比较；时钟选择单元310，所述时钟选择单元310被配置成响应于频率信号LOCK而传送第一时钟CLK1或频率比第一时钟CLK1低的第二时钟CLK2作为操作时钟CLKA；滤波器320，所述滤波器320被配置成与操作时钟CLKA同步地操作、将相位比较单元410的比较结果PHA滤波、并且产生滤波信号FIL；信号发生单元420，所述信号发生单元420被配置成响应于滤波信号FIL而产生频率信号LOCK；以及时钟分频单元330，所述时钟分频单元330被配置成将第一时钟CLK1分频并且产生第二时钟CLK2。

相位比较单元410将第一输入时钟ICLK1的相位与第二输入时钟ICLK2的相位进行比较，并且输出比较结果PHA。相位比较单元410可以在第二输入时钟ICLK2的相位比第一输入时钟ICLK1的相位早时输出低电平的比较结果PHA，以及在第二输入时钟ICLK2的相位比第一输入时钟ICLK1晚时输出高电平的比较结果PHA。这可以针对设计目的而改变。在第一输入时钟ICLK1的相位和第二输入时钟ICLK2的相位彼此不同的情况下，第一输入时钟ICLK1的相位或第二输入时钟ICLK2的相位可以通过可变延迟线（未示出）来改变。

时钟选择单元310、滤波器320以及时钟分频单元330以与上面参照图3描述的相同方式来操作。比较结果PHA与上述输入信号PHA相对应，频率信号LOCK与上述频率信号LOCK相对应。也就是说，图4的滤波器模块（包括时钟选择单元310、滤波器320以及时钟分频单元330）利用由频率信号LOCK确定的频率来对比较结果PHA采样、将采样的比较结果滤波、并且产生滤波信号FIL。

信号发生单元420响应于滤波信号FIL而在第一输入时钟ICLK1的相位和第二输入时钟ICLK2的相位变得彼此相同时激活频率信号LOCK。针对这个操作，信号发生单元420在滤波信号FIL的逻辑值转变时激活频率信号LOCK。图4示出信号发生单元420在滤波信号FIL从低电平转变成高电平的情况下激活频率信号LOCK的一个实施例。信号发生单元420包括D触发器421。D触发器421经由使能端子EN输入滤波信号FIL、经由输入端子D接收高电平信号并且在滤波信号FIL从低电平转变成高电平时储存信号、以及经由输出端子Q输出信号。经由D触发器421的输出端子Q输出的信号是频率信号LOCK，并且频率信号LOCK的激活电平是高电平。供作参考，在因为第一输入时钟ICLK1和第二输入时钟ICLK2彼此不匹配而要将频率信号LOCK去激活的情况下，经由复位端子RST输入的复位信号RST被激活，由此将频率信号LOCK去激活为低电平。

可以针对设计目的来改变频率信号LOCK的激活电平或频率信号LOCK的激活条件。例如，可以设计成使得频率信号LOCK在滤波信号FIL的相位从高电平转变成低电平时被激活，或者频率信号LOCK的激活电平变成低电平。

根据本发明的本实施例的相位一致性判断电路具有与根据本发明的前述实施例的滤波电路相同的效果。

图5是根据本发明的另一个实施例的延迟锁定环的配置图。图5的延迟锁定环包括图3中所示的滤波电路。

参见图5，延迟锁定环包括：第一延迟单元510，所述第一延迟单元510被配置成将输入时钟ICLK延迟并产生输出时钟OCLK；第二延迟单元520，所述第二延迟单元520被配置成将输出时钟OCLK延迟并产生反馈时钟FBCLK；相位比较单元530，所述相位比较单元530被配置成将输入时钟ICLK的相位与反馈时钟FBCLK的相位进行比较；滤波器单元540，所述滤波器单元540被配置成利用由锁定时钟LOCK确定的频率来将相位比较单元530的比较结果PHA滤波，并且产生滤波信号FIL；锁定信号发生单元550，所述锁定信号发生单元550被配置成响应于滤波信号FIL而产生锁定信号LOCK；以及延迟值控制单元560，所述延迟值控制单元560被配置成响应于滤波信号FIL而控制第一延迟单元510的延迟值，以及使第一延迟单元510保持锁定信号LOCK被激活时的延迟值。

将参照图3和图5来描述根据本发明的本实施例的延迟锁定环。

第一延迟单元510将输入时钟ICLK延迟并产生输出时钟OCLK。第一延迟单元510的延迟值由延迟值控制单元560来控制。每次可以由给定的单位延迟值来控制第一延迟单元510的延迟值。

第二延迟单元520将输出时钟OCLK延迟并且产生反馈时钟FBCLK。第二延迟单元520具有通过将延迟元件（从延迟锁定环输出的输出时钟OCLK经由所述延迟元件进入芯片（系统））模型化而获得的延迟值。换言之，第二延迟单元520可以是复制延迟单元。

相位比较单元530将输入时钟ICLK的相位与反馈时钟FBCLK的相位进行比较，并且产生指示输入时钟ICLK与反馈时钟FBCLK之间的相位关系的比较结果PHA。详细地，如果反馈时钟FBCLK的相位比输入时钟ICLK早，则相位比较单元530产生低电平的比较结果PHA，而如果反馈时钟FBCLK的相位比输入时钟ICLK晚，则相位比较单元530产生高电平的比较结果PHA。可以根据设计目的来改变比较结果PHA根据输入时钟ICLK与反馈时钟FBCLK之间的相位关系的逻辑值。

滤波器单元540具有与图3的滤波电路相同的配置并且以相同的方式来操作。因而，将再次参照图3来描述滤波器单元540。滤波器单元540在锁定信号LOCK被去激活时与第一时钟CLK1同步地操作，以及在锁定信号LOCK被激活时与频率比第一时钟CLK1低的第二时钟CLK2同步地操作。滤波器单元540在根据滤波器单元540同步操作的时钟频率而确定的频率下对比较结果PHA采样。因此，与锁定信号LOCK被去激活时相比，在锁定信号LOCK被激活时滤波器单元540以更低的频率对相位比较单元530的比较结果PHA采样。

针对这个操作，滤波器单元540包括：时钟选择单元310，所述时钟选择单元310被配置成响应于锁定信号LOCK而传送第一时钟CLK1或第二时钟CLK2作为操作时钟CLKA；滤波器320，所述滤波器320被配置成与操作时钟CLKA同步地操作、将相位比较单元530的比较结果PHA滤波、并且产生滤波信号FIL；以及时钟分频单元330，所述时钟分频单元330被配置成将第一时钟CLK1分频并且产生第二时钟CLK2。时钟选择单元310、滤波器320以及时钟分频单元330的详细操作与以上参照图3描述的相同。锁定信号LOCK与上述频率信号LOCK相对应，并且比较结果PHA与上述输入信号PHA相对应。

供作参考，尽管参照图5描述了滤波器单元540包括时钟分频单元330，但是应当注意的是，滤波器单元540可以不包括时钟分频单元330，而是可以仅包括时钟选择单元310和滤波器320。在滤波器单元540包括时钟分频单元330的情况下，滤波器单元540仅从外部接收第一时钟CLK1并且在内部产生第二时钟CLK2，而在滤波器单元540不包括时钟分频单元330的情况下，滤波器单元540可以从外部接收第一时钟CLK1和第二时钟CLK2。

锁定信号发生单元550响应于滤波信号FIL而在输入时钟ICLK的相位与反馈时钟FBCLK的相位变得彼此相同时激活锁定信号LOCK。针对这个操作，锁定信号发生单元550在滤波信号FIL的逻辑值转变时激活锁定信号LOCK。图5示出在滤波信号从低电平转变成高电平时激活锁定信号LOCK的锁定信号发生单元550的一个示例性实施例。锁定信号发生单元550包括D触发器551。D触发器551经由使能端子EN输入滤波信号FIL、经由输入端子D接收高电平信号并且在滤波信号FIL从低电平转变成高电平时储存信号、以及经由输出端子Q输出信号。经由D触发器551的输出端子Q输出的信号是锁定信号LOCK，并且图5所示的实施例中的锁定信号LOCK的激活电平是高电平。

供作参考，在因为输入时钟ICLK的相位和反馈时钟FBCLK的相位彼此不匹配而要在延迟锁定环中执行用于将输入时钟ICLK的相位和反馈时钟FBCLK的相位匹配的操作的情况下，经由复位端子RST输入的复位信号RST被激活，由此将锁定信号LOCK去激活成低电平。此外，滤波信号FIL从低电平转变成高电平指示输入时钟ICLK的相位和反馈时钟FBCLK的相位彼此相同的原因如下。一般地，当延迟锁定环开始操作时，第一延迟单元510的延迟值被设计为具有最小值，或允许反馈时钟FBCLK的相位比输入时钟ICLK的相位早。因此，滤波信号FIL以低电平开始。此后，当在响应于滤波信号FIL而增加第一延迟单元510的延迟值的同时滤波信号FIL从低电平转变成高电平时，输入时钟ICLK与反馈时钟FBCLK之间的相位差比单位延迟值小，由此激活锁定信号LOCK。

可以针对不同的设计而改变锁定信号LOCK的激活电平或锁定信号LOCK的激活条件。例如，可以设计成使得锁定信号LOCK在滤波信号FIL的相位从高电平转变成低电平的情况下被激活，或者锁定信号LOCK的激活电平变成低电平。

延迟值控制单元560响应于滤波信号FIL而增加或减小第一延迟单元510的延迟值。详细地，在上述实例中，当滤波信号FIL具有低电平时，由于反馈时钟FBCLK的相位比输入时钟ICLK的相位早，所以延迟值控制单元560增加第一延迟单元510的延迟值，而当滤波信号FIL具有高电平时，由于反馈时钟FBCLK的相位比输入时钟ICLK的相位晚，所以延迟值控制单元560减小第一延迟单元510的延迟值。如果锁定信号LOCK被激活，由于输入时钟ICLK的相位与反馈时钟FBCLK的相位彼此相同，第一延迟单元510被允许保持相应的延迟值。

在根据本发明的本实施例的延迟锁定环中，根据输入时钟ICLK的相位和反馈时钟FBCLK的相位是否变得彼此相同（锁定信号LOCK是否被激活），滤波单元540同步操作的时钟频率改变。

在锁定信号LOCK未被激活时，滤波器单元540在以上参照图3描述的高频模式下操作。因此，在输入时钟ICLK的相位和反馈时钟FBCLK的相位变得彼此相同之前，通过滤波器单元540的比较结果PHA的采样频率增加，使得可以快速地执行滤波信号FIL的更新和延迟值控制。当滤波器单元540在高频模式下操作的情况下可以防止发生半锁定。以下将陈述原因。

如前面参照图2所述的，半锁定发生在噪声产生得比滤波深度的长度长并且比滤波深度的长度的两倍短的时段。因而，如果滤波深度的长度变长，则可发生半锁定的时段的范围变宽。相反地，如果滤波深度的长度变短，由于可发生半锁定的时段的范围变窄，所以发生半锁定的可能性减小。如以上参照图3所述，滤波深度的长度根据滤波器320同步操作的时钟频率（滤波器320的采样频率）来确定。如果滤波器320同步操作的时钟频率增加（滤波器320的采样频率增加），由于滤波深度的长度变短，所以发生半锁定的可能性减小。

接着，在锁定信号LOCK被激活时，滤波器单元540在以上参照图3描述的低频模式下操作。在锁定信号LOCK被激活之后，因为半锁定不再发生并且不是问题，所以滤波器单元540可能不会与之前一样快速地操作。如果滤波器单元540在低频模式下操作，由于与高频模式相比电路中的信号状态的转变等减少，所以可以减小电流消耗和功率消耗。

因此，在根据本发明的本实施例的延迟锁定环中，在锁定信号LOCK被激活之前，实现了快速的相位控制并且发生半锁定的可能性减小，以及与锁定信号LOCK被激活之前相比，在锁定信号LOCK被激活之后可以减小电流消耗和功率消耗。

从以上描述中明显可知的是，根据本发明的实施例，滤波电路、相位一致性判断电路以及延迟锁定环可以具有不易受噪声影响的特性，并且滤波电路、相位一致性判断电路以及延迟锁定环的电流消耗和功率消耗可以减小。

尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (14)

1.一种滤波电路，包括：

时钟选择单元，所述时钟选择单元被配置成响应于频率信号而传送第一时钟或频率比所述第一时钟低的第二时钟作为操作时钟；以及

滤波器，所述滤波器被配置成与所述操作时钟同步地将输入信号滤波并且产生滤波信号，

其中，当第一值的输入信号被采样的次数比第二值的输入信号被采样的次数大第一临界次数时，所述滤波器将所述滤波信号的逻辑值更新为与所述第一值相对应的第一逻辑值，以及当第二值的输入信号被采样的次数比第一值的输入信号被采样的次数大第二临界次数时，所述滤波器将所述滤波信号的逻辑值更新为与所述第二值相对应的第二逻辑值。

2.如权利要求1所述的滤波电路，其中，所述滤波器被配置成与所述操作时钟同步地对所述输入信号采样，以及

其中，当所述第二时钟被传送作为所述操作时钟时，所述滤波器以比所述第一时钟被传送作为所述操作时钟时更低的频率来对所述输入信号采样。

3.如权利要求1所述的滤波电路，还包括：

时钟分频单元，所述时钟分频单元被配置成将所述第一时钟分频并且产生所述第二时钟。

4.一种延迟锁定环，包括：

第一延迟单元，所述第一延迟单元被配置成将输入时钟延迟并产生输出时钟；

第二延迟单元，所述第二延迟单元被配置成将所述输出时钟延迟并产生反馈时钟；

相位比较单元，所述相位比较单元被配置成将所述输入时钟的相位与所述反馈时钟的相位进行比较；

滤波器单元，所述滤波器单元被配置成在锁定信号被去激活时利用第一频率来将所述相位比较单元的比较结果滤波，在锁定信号被激活时利用第二频率来将所述相位比较单元的比较结果滤波，并且产生滤波信号；

锁定信号发生单元，所述锁定信号发生单元被配置成响应于所述滤波信号而产生所述锁定信号；以及

延迟值控制单元，所述延迟值控制单元被配置成响应于所述滤波信号和所述锁定信号而控制所述第一延迟单元的延迟值，

其中，第二频率比第一频率低。

5.如权利要求4所述的延迟锁定环，其中，所述滤波器单元被配置成在所述锁定信号被去激活时与第一时钟同步地将所述比较结果滤波，以及在所述锁定信号被激活时与频率比所述第一时钟低的第二时钟同步地将所述比较结果滤波。

6.如权利要求4所述的延迟锁定环，其中，当所述锁定信号被激活时，所述滤波器单元以比所述锁定信号被去激活时更低的频率来对所述相位比较单元的比较结果采样。

7.如权利要求5所述的延迟锁定环，其中，所述滤波器单元包括：

时钟选择单元，所述时钟选择单元被配置成响应于所述锁定信号而传送所述第一时钟或所述第二时钟作为操作时钟；以及

滤波器，所述滤波器被配置成将所述相位比较单元的比较结果滤波，并且与所述操作时钟同步地产生所述滤波信号。

8.如权利要求7所述的延迟锁定环，其中，当所述相位比较单元的比较结果被连续地采样为第一值至少第一临界次数时，所述滤波器将所述滤波信号的逻辑值更新为与所述第一值相对应的第一逻辑值，以及当所述相位比较单元的比较结果被连续地采样为第二值至少第二临界次数时，所述滤波器将所述滤波信号的逻辑值更新为与所述第二值相对应的第二逻辑值。

9.如权利要求7所述的延迟锁定环，其中，当所述相位比较单元的比较结果被采样为第一值的次数比所述比较结果被采样为第二值的次数大第一临界次数时，所述滤波器将所述滤波信号的逻辑值更新为与所述第一值相对应的第一逻辑值，以及当所述相位比较单元的比较结果被采样为所述第二值的次数比所述比较结果被采样为所述第一值的次数大第二临界次数时，所述滤波器将所述滤波信号的逻辑值更新为与所述第二值相对应的第二逻辑值。

10.如权利要求4所述的延迟锁定环，其中，所述锁定信号发生单元被配置成在所述滤波信号的逻辑值转变时改变所述锁定信号的状态。

11.如权利要求4所述的延迟锁定环，其中，所述延迟值控制单元被配置成响应于所述滤波信号而增加或减小所述第一延迟单元的延迟值，并且在所述锁定信号被激活时保持所述第一延迟单元的延迟值。

12.一种相位一致性判断电路，包括：

相位比较单元，所述相位比较单元被配置成将第一输入时钟的相位与第二输入时钟的相位进行比较；

时钟选择单元，所述时钟选择单元被配置成响应于频率信号而传送第一时钟或频率比所述第一时钟低的第二时钟作为操作时钟；

滤波器，所述滤波器被配置成与所述操作时钟同步地将所述相位比较单元的比较结果滤波并且产生滤波信号；以及

信号发生单元，所述信号发生单元被配置成响应于所述滤波信号而产生所述频率信号，

其中，所述信号发生单元被配置成在所述第一输入时钟与所述第二输入时钟之间的相位差比设定值小时激活所述频率信号。

13.如权利要求12所述的相位一致性判断电路，其中，所述滤波器被配置成与所述操作时钟同步地对所述相位比较单元的比较结果采样，以及

其中，当所述第二时钟被传送为所述操作时钟时，所述滤波器以比所述第一时钟被传送为所述操作时钟时更低的频率来对所述相位比较单元的比较结果采样。

14.如权利要求12所述的相位一致性判断电路，还包括：

时钟分频单元，所述时钟分频单元被配置成将所述第一时钟分频并产生所述第二时钟。