CN103177759A - 一种存储单元门极控制电路 - Google Patents

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Abstract

本发明公开了一种存储单元门极控制电路，包括：一共用高压隔离电路和至少一个控制电路；共用高压隔离电路包括一PMOS管M11和一NMOS管M21，M11漏极和M21源极接门极控制电路输入端，M11栅极接零电位，M11源极是输出端一，M21栅极接电路电源电压，M21漏极是输出端二；控制电路包括一PMOS管M1和三个NMOS管M2、M3和M31；M1漏极接所述输出端一，M1栅极接门极控制信号一，M1源极接M2漏极作为门极控制电路输出端；M2源极接所述输出端二，M2漏极接M31源极，M31漏极接M3源极，M3漏极接零电位，M2栅极接门极控制信号二，M31栅极接电源电压，M3栅极接门极控制信号三，M2、M3和M31衬底连接。本发明的存储单元门极控制电路，在功能、耐压条件不变情况下能减小存储单元门极控制电路面积。

Description

一种存储单元门极控制电路
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种存储单元门极控制电路。
背景技术
基于SONOS(硅-氧化硅-氮化硅-氧化硅-硅)工艺的EEPROM(电可擦可编程只读存储器)为了实现字节操作，存储单元门极控制电路需要实现以下功能：1.擦、写操作时，选中的列，传送擦写所需要的正高压或负高压；未选中的列，传送零电位；2.读操作时，传送零电位。
传统的门极控制电路(如图1所示)，M1、M2、M3支路分别传输正高压、负高压和地电位，M11、M21、M31用于各自支路的gate-oxide(门极氧化层)的高压隔离。在SONOS工艺中，gate-oxide无法耐(正高压-负高压)这样的压差，因此每个支路都需要加一隔离管，使gate-oxide承受的压差在耐压范围内。这样每字节的存储单元需要有6个晶体管作为门极控制电路，导致门极控制电路的面积比存储阵列本身的面积还大。
发明内容
本发明要解决的技术问题是提供一种存储单元门极控制电路，在功能、耐压条件不变的情况下能减小存储单元门极控制电路的面积。
为解决上述技术问题本发明的存储单元门极控制电路，包括：一个共用高压隔离电路和至少一个控制电路；
所述共用高压隔离电路包括一个PMOS管M11和一个NMOS管M21，M11漏极和M21源极接门极控制电路输入端，M11栅极接零电位，M11源极是共用高压隔离电路输出端一，M21栅极接电路电源电压，M21漏极是共用高压隔离电路输出端二；
所述控制电路包括一个PMOS管M1和三个NMOS管M2、M3和M31；M1漏极接所述共用高压隔离电路输出端一，M1栅极接门极控制信号一，M1源极接M2漏极作为门极控制电路输出端；M2源极接所述共用高压隔离电路输出端二，M2漏极接M31源极，M31漏极接M3源极，M3漏极接零电位，M2栅极接门极控制信号二，M31栅极接电路电源电压，M3栅极接门极控制信号三，M2、M3和M31的衬底相互连接。
本发明将每行存储单元的所有门极控制电路的高压隔离管共用，在功能、耐压条件不变的情况下，使得每字节存储单元对应的门极控制电路只采用4个晶体管，能减小存储单元门极控制电路的面积。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种传统门极控制电路的示意图。
图2是本发明门极控制电路的示意图。
图3是一实施例中本发明门极控制电路工作示意图一，显示选中字节的门极需要VNEG控制电路工作状态。
图4是一实施例中本发明门极控制电路工作示意图二，显示选中字节同列不同行的字节的门极需要VPOS控制电路工作状态。
图5是一实施例中本发明门极控制电路工作示意图三，显示同行不同列的字节的门极需要零电位控制电路工作状态。
图6是一实施例中本发明门极控制电路工作示意图四，显示不同行不同列字节的门极需要零电位控制电路工作状态。
图7是一实施例中本发明共用高压隔离电路工作示意图一，显示通过M11隔离VNEG，避免图5中的M1门极与漏极耐压超出规格。
图8是一实施例中本发明共用高压隔离电路工作示意图二，显示通过M21隔离VPOS，避免图6中的M2门极与漏极耐压超出规格。
附图标记说明
M1、M11是NMOS管
M2、M21、M3、M31是PMOS管
GWLS是门极控制电路输入端
WLS是门极控制电路输出端
VPP共用高压隔离电路是输出端一
VNP共用高压隔离电路是输出端二
VDD是电路电源电压
phv表示该器件是高压PMOS管
nhv表示该器件是高压NMOS管
VANW是M1和M11衬底电压
VNPW是M2、M21、M3和M31衬底电压
VPOS是正高压
VNEG是负高压
VSS是零电位
BSPB是门极控制信号一
BSN是门极控制信号二
BDN是门极控制信号三
具体实施方式
如图2所示，本发明门极控制电路包括：一个共用高压隔离电路和至少一个控制电路；
所述共用高压隔离电路包括一个PMOS管M11和一个NMOS管M21，M11漏极和M21源极接门极控制电路输入端GWLS，M11栅极接零电位VSS，M11源极是共用高压隔离电路输出端一VPP，M21栅极接电路电源电压VDD，M21漏极是共用高压隔离电路输出端二VNP；
所述控制电路包括一个PMOS管M1和三个NMOS管M2、M3和M31；M1漏极接所述共用高压隔离电路输出端一VPP，M1栅极接门极控制信号BSPB，M1源极接M2漏极作为门极控制电路输出端WLS；M2源极接所述共用高压隔离电路输出端二VNP，M2漏极接M31源极，M31漏极接M3源极，M3漏极接零电位VSS，M2栅极接门极控制信号BSN，M31栅极接电路电源电压VDD，M3栅极接门极控制信号BDN，M2、M3和M31的衬底相互连接。
共用高压隔离电路产生输出端VPP和VNP，在GWLS为正高压VPOS时，M11管将VPOS传给VPP，而M21管则取到隔离VPOS与VNP的作用；在GWLS为负高压VNEG时，M11管取到隔离VNEG与VPP的作用，而M21管将VNEG传给VNP。
如图3所示，选中字节的门极需要VNEG(负高压)控制电路工作状态，此时VNP为VNEG电位，M1衬底电位为VPOS(正高压)，M2、M3、M31衬底电位是VNEG，M1栅极控制信号BSPB电位为VSS，M3栅极控制信号BDN电位为VNEG，M2栅极控制信号BSN电位为VNEG，M3漏极接零电位VSS，M31栅极接电源电压VDD，这样M2导通，源极(门极控制电路输出端)WLS＝VNEG。
如图4所示，选中字节同列不同行的字节的门极需要VPOS控制电路工作状态，此时VPP为VPOS电位，M1衬底电位为VPOS(正高压)，M2、M3、M31衬底电位是VNEG，M1栅极控制信号BSPB电位为VSS，M3栅极控制信号BDN电位为VNEG，M2栅极控制信号BSN电位为VDD，M3漏极接零电位VSS，M31栅极接电源电压VDD，M31管用于避免M3门极与漏极耐压超出规格，这样M1导通，源极(门极控制电路输出端)WLS＝VPOS。
如图5所示，同行不同列的字节的门极需要零电位控制电路工作状态，此时VNP为VNEG电位，M1衬底电位为VPOS(正高压)，M2、M3、M31衬底电位是VNEG，M1栅极控制信号BSPB电位为VPOS，M3栅极控制信号BDN电位为VDD，M2栅极控制信号BSN电位为VNEG，M3漏极接零电位VSS，M31栅极接电源电压VDD，这样M3和M31导通，源极(门极控制电路输出端)WLS＝VSS。
如图6所示，不同行不同列的字节的门极需要零电位控制电路工作状态，此时VPP为VPOS电位，M1衬底电位为VPOS(正高压)，M2、M3、M31衬底电位是VNEG，M1栅极控制信号BSPB电位为VPOS，M3栅极控制信号BDN电位为VDD，M2栅极控制信号BSN电位为VNEG，M3漏极接零电位VSS，M31栅极接电源电压VDD，这样M3和M31导通，源极(门极控制电路输出端)WLS＝VSS。
如图7所示，共用高压隔离电路通过M11隔离VNEG，从而避免图5中的M1门极与漏极耐压超出规格。
同时，如图8所示，共用高压隔离电路通过M21隔离VPOS，从而避免图6中的M2门极与漏极耐压超出规格。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (1)

1.一种存储单元门极控制电路，其特征是，包括：一个共用高压隔离电路和至少一个控制电路；
所述共用高压隔离电路包括一个PMOS管M11和一个NMOS管M21，M11漏极和M21源极接门极控制电路输入端，M11栅极接零电位，M11源极是共用高压隔离电路输出端一，M21栅极接电路电源电压，M21漏极是共用高压隔离电路输出端二；
所述控制电路包括一个PMOS管M1和三个NMOS管M2、M3和M31；M1漏极接所述共用高压隔离电路输出端一，M1栅极接门极控制信号一，M1源极接M2漏极作为门极控制电路输出端；M2源极接所述共用高压隔离电路输出端二，M2漏极接M31源极，M31漏极接M3源极，M3漏极接零电位，M2栅极接门极控制信号二，M31栅极接电路电源电压，M3栅极接门极控制信号三，M2、M3和M31的衬底相互连接。
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