CN103151316A - 一种基于mcp封装形式的可重构算子阵列结构的规模扩展方法 - Google Patents

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Abstract

本发明公开了一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，所述方法即通过将多个可重构算子阵列结构芯片的临近IO相连，未连接IO引出，经过封装，从而形成更大规模的阵列结构芯片。步骤包括：将多块可重构算子阵列结构芯片放在一块基板上，并使其固定；光刻，在所有芯片的IO处形成连接通孔，在需要连接的IO之间形成通道；蒸铝，填充IO的连接通孔以及IO之间的通道，形成第一层金属层；光刻，在需要连接出的IO处形成连接通孔；蒸铝，填充IO的连接通孔，露出电性端子；在每个电性端子处生长凸点，完成封装。本发明提供一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，使得同一种设计可适应不同规模的应用需求。

Description

一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法
【技术领域】
本发明涉及集成电路设计和封装技术领域，具体涉及一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法。 
【背景技术】
随着集成电路制造工艺进入45-22nm阶段，在单个芯片上集成晶体管数目已经达几十亿这个规模，使得实现阵列规模的结构成为可能。北京大学深圳研究生院集成微系统实验室提出的一种适用于并行计算技术的统一架构的阵列处理结构，并针对该结构申请专利“一种可重构算子的阵列结构201110083948.2”。该阵列结构含有丰富的可重构运算算子、存储算子支持处理的需求，同时大量的路径算子和布线资源支持数据传输的实现，该系统适用于可重构算子的设计能够反复编程支撑多种应用实现的需要。 
不同的应用对阵列结构的规模需求不一样，为了满足不同的需求，需要提供多个系列的不同规模的可重构算子阵列结构。本专利提出一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，只设计一种规模的可重构算子阵列结构芯片，将多个该类阵列结构芯片连接后封装，从而形成更大规模的可重构算子阵列结构芯片。 
【发明内容】
本发明的目的是提供一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，使得同一种设计可适应不同规模的应用需求。 
为实现上述目的，本发明提供一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法。所述方法通过将多个可重构算子阵列结构芯片的临近IO相连，单个芯片的未连接IO作为阵列结构的IO被引出，经过封装，从而形成多种规模的阵列结构芯片。步骤如下： 
步骤一：将多块可重构算子阵列结构芯片放在一块基板上，并使其固定； 
所述步骤一中需要连接的IO为邻近可重构算子阵列结构芯片相邻边 的IO，根据需要可以将n个邻近芯片的相邻边的IO相连，n代表等于大于1的整数； 
所述步骤一中邻近芯片的分布可以是一维线性相邻，也可是二维相邻； 
步骤二：光刻，在所有芯片的IO处形成连接通孔，在需要连接的IO之间形成通道； 
所述步骤二中除了通孔和通道部分其他部分被绝缘氧化物所填充； 
步骤三：蒸铝，填充IO的连接通孔以及IO之间的通道，形成第一层金属层； 
所述步骤三中将需要引出的IO通过连接通孔引到第一层金属上，为最后引到芯片外做准备。同时在第一层金属上实现邻近芯片的相邻边的IO的连接。 
步骤四：光刻，在需要连接出的IO处形成连接通孔，其它地方被绝缘氧化物所覆盖； 
步骤五：蒸铝，填充IO的连接通孔，露出电性端子； 
步骤六：在每个电性端子处生长凸点，完成封装。 
本发明的有益效果是：本发明提供一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，使得同一种设计可适应不同规模的应用需求。 
【附图说明】
图1为一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法流程图的实施例； 
图2为一种4个可重构算子阵列结构芯片搭建的更大规模阵列结构示意图； 
图3至图8为图1所示流程中封装体示意图。 
【具体实施方式】
本申请的特征及优点将通过实施例，结合附图进行说明。 
本发明提出一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，所述方法通过将多个可重构算子阵列结构芯片的临近IO相连，单个芯片的未连接IO作为阵列结构的IO被引出，经过封装，从而形成更大规模的阵列结构。该方法可以使得同一种设计可适应不同规模的应用需求。 
所述方法的步骤如图1所示。 
步骤一S101：将多块可重构算子阵列结构芯片放在一块基板上，并使其固定。 
S101中可根据应用的需要可以将n个邻近芯片的相邻边的IO相连，n代表等于大于1的整数。同时邻近芯片的分布可以是一维线性相邻，也可是二维相邻。在图二中给出了以二维相邻方式进行规模扩展的可重构算子阵列结构芯片的IO连接示意图。201为基板，202为单个可重构算子阵列结构芯片，203为IO，204为相邻芯片邻近边IO相连的连接线。 
步骤二S102：光刻，在所有芯片的IO处形成连接通孔，在需要连接的IO之间形成通道。 
S102中除了通孔和通道部分其他部分被绝缘氧化物所填充。 
步骤S103：蒸铝，填充IO的连接通孔以及IO之间的通道，形成第一层金属层。 
S103中将需要引出的IO通过连接通孔引到第一层金属上，为最后引到芯片外做准备。同时在第一层金属上实现邻近芯片的相邻边的IO的连接。 
步骤四S104：光刻，在需要连接出的IO处形成连接通孔，其它地方被绝缘氧化物所覆盖。 
步骤五S105：蒸铝，填充IO的连接通孔，露出电性端子。 
步骤六S106：在每个电性端子处生长凸点，完成封装。 
通过以上流程，可以使得同一种可重构算子阵列结构的设计可适应不同规模的应用需求。在图3至图8中给出了图1所示流程中封装体示意图。 
图3对应步骤S101，301为基板，302为单个可重构算子阵列结构芯片，303为IO。 
图4对应步骤S102，401为连接通孔，402为连接通道，403为绝缘氧化物。 
图5对应步骤S103，501为金属铝。 
图6对应步骤S 104，601为连接通孔，602为绝缘氧化物。 
图7对应步骤S105，701为金属铝。 
图8对应步骤S106，801为凸点。 
以上内容是结合实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或 替换，都应当视为属于本发明的保护范围。 

Claims (8)

1.一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，所述方法即通过将多个可重构算子阵列结构芯片的临近IO相连，单个芯片的未连接IO作为阵列结构的IO被引出，经过封装，从而形成多种规模的阵列结构芯片。其特征在于：所述方法步骤一为将多块可重构算子阵列结构芯片放在一块基板上，并使其固定。
2.如权利要求1所述的一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于：所述方法步骤一中需要连接的IO为邻近可重构算子阵列结构芯片相邻边的IO，根据需要可以将n个邻近芯片的相邻边的I O相连，n代表等于大于1的整数。
3.如权利要求1所述的一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于：所述方法步骤一中邻近芯片的分布可以是一维线性相邻，也可是二维相邻。
4.如权利要求1所述的一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于：所述方法步骤二为光刻，在所有芯片的IO处形成连接通孔，在需要连接的IO之间形成通道。
5.如权利要求1所述的一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于：所述方法步骤三为蒸铝，填充IO的连接通孔以及IO之间的通道，形成第一层金属层。
6.如权利要求1所述的一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于：所述方法步骤四为光刻，在需要连接出的IO处形成连接通孔，其它地方被绝缘氧化物所覆盖。
7.如权利要求1所述的一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于：所述方法步骤五为蒸铝，填充IO的连接通孔，露出电性端子。
8.如权利要求1所述的一种基于MCP封装形式的可重构算子阵列结构的规模扩展方法，其特征在于：所述方法步骤六为在每个电性端子处 生长凸点，完成封装。 
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733419A (zh) * 2013-12-20 2015-06-24 乾坤科技股份有限公司 三维空间封装结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1431708A (zh) * 2002-01-10 2003-07-23 裕沛科技股份有限公司 晶圆型态扩散型封装结构及其制造方法
US20070108632A1 (en) * 2001-07-10 2007-05-17 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads
CN101211903A (zh) * 2006-12-29 2008-07-02 育霈科技股份有限公司 射频模块封装结构及其形成方法
CN101477955A (zh) * 2008-01-04 2009-07-08 南茂科技股份有限公司 小片重新配置的封装结构及封装方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070108632A1 (en) * 2001-07-10 2007-05-17 Samsung Electronics Co., Ltd. Semiconductor chip having bond pads
CN1431708A (zh) * 2002-01-10 2003-07-23 裕沛科技股份有限公司 晶圆型态扩散型封装结构及其制造方法
CN101211903A (zh) * 2006-12-29 2008-07-02 育霈科技股份有限公司 射频模块封装结构及其形成方法
CN101477955A (zh) * 2008-01-04 2009-07-08 南茂科技股份有限公司 小片重新配置的封装结构及封装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733419A (zh) * 2013-12-20 2015-06-24 乾坤科技股份有限公司 三维空间封装结构及其制造方法

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