CN103140027A - 电路板模块及其堆栈和制作方法 - Google Patents

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Abstract

本发明公开了一种电路板模块的堆栈，包含第一电路板、第二电路板、第一金属核心和合金；第一电路板具有第一镀通孔；第二电路板具有第二镀通孔，并安置于第一电路板下方，第一镀通孔与第二镀通孔上下对齐排列；第一金属核心安置于第一镀通孔与第二镀通孔之间，其直径略大于第一镀通孔和第二镀通孔的直径；合金填满第一镀通孔和第二镀通孔，并将第一片电路板、第一金属核心以及第二片电路板稳固连接。此外，本发明还公开了一种电路板模块，以及电路板模块及其堆栈的制作方法。

Description

电路板模块及其堆栈和制作方法
技术领域
本发明涉及一种电路板模块及其堆栈，特别是有关于电路板模块堆栈以后，合金填满于上下相邻的镀通孔内，将上下相邻的镀通孔相互连接的电路板模块的堆栈；此外，本发明还涉及电路板模块及其堆栈的制作方法。
背景技术
如图1A所示为常见电路板模块100的顶视图，基材101具有左边镀通孔102L与右边镀通孔102R，中间有金属焊垫103，集成电路105安置于金属焊垫103上；电路板上的金属线104电性耦合焊垫103至镀通孔102L，构成一片电路板模块100。
如图1B所示，电路板基材101具有左脚LF，左边镀通孔102L纵向穿过左脚LF；电路板基材101具有右脚RF，右边镀通孔102R纵向穿过右脚RF。集成电路105安置于电路板基材101上方。电路板基材101下方具有凹槽109，凹槽109安置于左脚LF与右脚RF之间。当多片电路板101堆栈时，凹槽109提供空间容纳安置于下层电路板101上的电子组件。
如图2所示为常见的三片电路板模块堆栈，以三片电路板模块100A，100B，100C的堆栈状态，第一片电路板模块100A具有第一镀通孔102A；第二片电路板模块100B具有第二镀通孔102B；第三片电路板模块100C具有第三镀通孔102C。电路板模块100A，100B，100C由上到下依序堆栈，镀通孔102A，102B，102C上下对位安置。第一金属核心结合合金106K，安置于镀通孔102A，102B之间；第二金属核心结合合金106K，安置于镀通孔102B，102C之间。合金106A将三层电路板100A，100B，100C稳固连接。金属核心具有一个高于锡膏的熔点，在锡膏熔融时，金属核心仍然保持金属之固态而具有定位电路板的功能。如图2所示的三片电路板模块堆栈中，金属核心结合合金106K，其中的合金仅少量进入镀通孔内，上下的结合力量相对较弱；因此，电路板模块堆栈层数增加时，结构逐渐变得不稳固，容易崩塌。
图3中显示图2的第一片电路板模块100A的第一镀通孔102A与第二片电路板模块100B的第二镀通孔102B上下对位安置，中间安置有金属核心锡膏球106的初始状态。金属核心锡膏球106系由金属核心106C以及外面批覆锡膏106S所构成的。金属核心106C的熔点高于外面批覆的锡膏106S的熔点，以便锡膏106S受热熔解再凝固过程中，金属核心106C保持固体状态，而可以将上下电路板定位不偏移。
图4中显示图3的金属核心锡膏球106的受热熔解再凝固以后的状态，观察上面的金属核心106C周边，因为金属核心锡膏球106的锡膏含量不多的缘故，凝固以后的合金106A仅有极少部分进入上方镀通孔102A内；也仅有极少部分进入下方镀通孔102B内。
观察下面的金属核心106C，制程中可能发生镀通孔102B水气较高，于加热过程中产生气爆，水气从下方溢出，导致合金缺陷119的产生。这个合金缺陷1]9的缺口减少了连接强度，而影响整个电路板模块堆栈的稳定度，也可能让水气进入镀通孔而影响整个堆栈产品的寿命。
综上，现有的电路板模块及其堆栈中，上下镀通孔的交接处，合金106A进入镀通孔内的量非常少，又容易发生合金缺陷；因此电路板模块之间的固着力量相对较小，整个堆栈层数过多时，容易崩塌毁坏。一种固着力量相对较大，且可以容忍更多层数的电路板模块堆栈方式，急待开发。
发明内容
针对现有技术的上述不足，为满足业界轻薄短小的需求，本发明所要解决的技术问题是提出一种薄型电路板模块及其堆栈，并提出该电路板模块及其堆栈的制作方法。本发明提供的一个厚度接近集成电路厚度的电路板，电路板设置用以容纳集成电路的开口，形成集成电路埋入式封装；金属核心锡膏球设置在上下相邻的镀通孔中间，然后加热再冷却，锡膏熔融产生合金，合金填满于镀通孔中，完成电路板模块堆栈的稳固连接。
为了解决上述技术问题，本发明提供的电路板模块，包含电路板基材和集成电路，电路板基材具有电路、左边镀通孔、右边镀通孔和开口，左边镀通孔和右边镀通孔的孔内填满锡膏，开口贯穿电路板基材；集成电路安置于开口并具有一个底面，该底面与电路板基材的底面共平面。
另外，本发明提供的电路板模块的堆栈，包含第一电路板、第二电路板、第一金属核心和合金；第一电路板具有第一镀通孔；第二电路板具有第二镀通孔，并安置于第一电路板下方，第一镀通孔与第二镀通孔上下对齐排列；第一金属核心安置于第一镀通孔与第二镀通孔之间，其直径略大于第一镀通孔和第二镀通孔的直径；合金填满第一镀通孔和第二镀通孔，并将第一片电路板、第一金属核心以及第二片电路板稳固连接。
再有，本发明提供的电路板模块的制作方法，包含如下步骤：
制作具有电路、开口、左边镀通孔和右边镀通孔的电路板基材；
将锡膏填充于左边镀通孔内和右边镀通孔内；
将集成电路安置于开口，并使集成电路的底面与电路板基材的底面共平面；
用金属线将集成电路表面的金属接点和电路板基材上的电路相耦合；
用封装胶体封装集成电路的上表面以及金属线。
此外，本发明提供的电路板模块的堆栈的制作方法，包含如下步骤：
制作具有第一镀通孔，且第一镀通孔内填满锡膏的第一电路板；
制作具有第二镀通孔，且第二镀通孔内填满锡膏的第二电路板；
将第二电路板安置于第一电路板下方，并使第一镀通孔与第二镀通孔上下对齐排列；
选取直径略大于第一镀通孔直径和第二镀通孔直径的第一金属核心，并将该第一金属核心安置于第一镀通孔与第二镀通孔之间；
加热使得锡膏熔融，熔融的锡膏冷却硬化产生合金，将第一电路板、第一金属核心和第二电路板稳固连接。
相对于现有技术，本发明提供的电路板模块及其堆栈中，金属核心具有一个直径稍大于镀通孔的直径，镀通孔内事先填满锡膏，熔融再硬化所产生的合金，会填满于镀通孔以及金属核心的周围，稳固连接第一镀通孔、金属核心以及第二镀通孔。由于镀通孔填满合金，因此，稳固力量相对增加，不旦可以增加堆栈层数，同时消除镀通孔气爆产生上下电路板接合处的合金缺口的问题，完成电路板模块堆栈的稳固连接。
附图说明
图1A是常见的电路板模块的顶视图。
图1B是图1A中沿着AA’的剖面图。
图2是常见的三片电路板模块堆栈的结构示意图。
图3是图2所示的三片电路板模块堆栈受热之前的结构示意图。
图4是图3所示的三片电路板模块堆栈冷却之后的结构示意图。
图5A～5C和6A～6B是本发明电路板模块制作过程示意图。
图7是本发明电路板模块的堆栈的结构示意图。
图8是图7中的金属核心锡膏球受热前的状态图。
图9是图7中的金属核心锡膏球受热然后冷却的状态图。
其中：100，100A，100B，100C为电路板模块；101为电路板；102L，102R，102A，102B，102C为镀通孔；103为焊垫；104为导线；105为集成电路；106为金属核心锡膏球；106C为金属核心；106S为锡膏；109为凹槽；1]9为破孔；200，200A，200B，200C为电路板模块；202为镀通孔；202A为合金；202S为锡膏；204为金属线；205为集成电路；206为焊垫；207为封装胶体。
具体实施方式
下面结合附图和具体实施例，进一步阐述本发明。这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明记载的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。
如图5A～5C和6A～6B所示，本发明优选实施例提供的电路板模块的制作过程中：
图5A显示准备一片电路板201，图中组件尺寸并未依据相对比率绘制；电路板201上面具有金属焊垫206；电路板201左边与右边各制作有镀通孔202，开口203安置于左边与右边镀通孔202中间。
图5B显示图5A中BB’切割线的剖面图，显示开口203设置于电路板201中间，通孔202设置于电路板201两边。
图5C显示将锡膏202S填入图5A左边与右边的镀通孔202中。
图6A显示集成电路205安置于开口203中，集成电路205的厚度与电路板201的厚度T约略相同，并以金属线204将集成电路205上面的金属接点电性耦合至电路板201上面的焊垫。
图6B显示封装胶体207封装集成电路205上表面以及集成电路205的周边隙缝；集成电路205下表面与电路板201的下表面为共平面，所以集成电路205的下表面裸露便于散热。
如图7所示，本发明优选实施例显示了三片电路板模块200A、200B和200C的堆栈状态，第一片电路板模块200A安置在最上层，具有第一镀通孔；第二片电路板模块200B安置在中间层，具有第二镀通孔；第三片电路板模块200C安置在最下层，具有第三镀通孔。第一镀通孔、第二镀通孔与第三镀通孔上下对位安置；第一金属核心连同合金106K，安置于第一镀通孔与第二镀通孔之间。第二金属核心连同合金106K，安置于第二镀通孔与第三镀通孔之间。合金202A填满镀通孔以及金属核心周围而稳固连接三片电路板模块200A、200B和200C。金属核心在锡膏熔融时作为上下电路板模块的定位功能。
图8显示图7的金属核心锡膏球受热前的状态。金属核心锡膏球106由金属核心106C外层包裹锡膏106S所构成，锡膏202S填满于镀通孔202中。
图9显示图7的金属核心锡膏球受热然后冷却的状态。锡膏202S受热再冷却产生合金202A，合金202A填满镀通孔以及金属核心周围而稳固连接电路板模块200A，200B。

Claims (12)

1.一种电路板模块，其特征是，其包含电路板基材和集成电路，电路板基材具有电路、左边镀通孔、右边镀通孔和开口，左边镀通孔和右边镀通孔的孔内填满锡膏，开口贯穿电路板基材；集成电路安置于开口并具有一个底面，该底面与电路板基材的底面共平面。
2.如权利要求1所述的电路板模块，其特征是，集成电路的上表面具有金属接点，且以金属线电性耦合至电路板基材上的电路。
3.如权利要求2所述的电路板模块，其特征是，进一步包含封装胶体，封装保护集成电路上表面以及金属线。
4.一种电路板模块的堆栈，其特征是，包含第一电路板、第二电路板、第一金属核心和合金；第一电路板具有第一镀通孔；第二电路板具有第二镀通孔，并安置于第一电路板下方，第一镀通孔与第二镀通孔上下对齐排列；第一金属核心安置于第一镀通孔与第二镀通孔之间，其直径略大于第一镀通孔和第二镀通孔的直径；合金填满第一镀通孔和第二镀通孔，并将第一片电路板、第一金属核心以及第二片电路板稳固连接。
5.如权利要求4所述的电路板模块的堆栈，其特征是，进一步包含第三电路板和第二金属核心；第三电路板具有第三镀通孔，并安置于第二电路板下方，第三镀通孔与第二镀通孔上下对齐排列；第二金属核心安置于第二镀通孔与第三镀通孔之间，且直径略大于第二镀通孔和第三镀通孔的直径；合金填满第二镀通孔和第三镀通孔，并将第一电路板、第一金属核心、第二电路板、第二金属核心以及第三电路板稳固连接。
6.如权利要求5所述的电路板模块的堆栈，其特征是，第一金属核心和第二金属核心均为金属球。
7.如权利要求5所述的电路板模块的堆栈，其特征是，第一金属核心和第二金属核心均具有高于锡膏的熔点。
8.如权利要求5所述的电路板模块的堆栈，其特征是，第一金属核心和第二金属核心的材质均为金、银或铜。
9.一种权利要求1或2或3所述的电路板模块的制作方法，其特征是，包含如下步骤：
制作具有电路、开口、左边镀通孔和右边镀通孔的电路板基材；
将锡膏填充于左边镀通孔内和右边镀通孔内；
将集成电路安置于开口，并使集成电路的底面与电路板基材的底面共平面；
用金属线将集成电路表面的金属接点和电路板基材上的电路相耦合；
用封装胶体封装集成电路的上表面以及金属线。
10.一种权利要求4所述的电路板模块的堆栈的制作方法，其特征是，包含如下步骤：
制作具有第一镀通孔，且第一镀通孔内填满锡膏的第一电路板；
制作具有第二镀通孔，且第二镀通孔内填满锡膏的第二电路板；
将第二电路板安置于第一电路板下方，并使第一镀通孔与第二镀通孔上下对齐排列；
选取直径略大于第一镀通孔直径和第二镀通孔直径的第一金属核心，并将该第一金属核心安置于第一镀通孔与第二镀通孔之间；
加热使得锡膏熔融，熔融的锡膏冷却硬化产生合金，将第一电路板、第一金属核心和第二电路板稳固连接。
11.一种权利要求5或6或7或8所述的电路板模块的堆栈的制作方法，其特征是，包含权利要求10所述的步骤之外，进一步包含如下步骤：
制作具有第三镀通孔，且第三镀通孔内填满锡膏的第三电路板；
将第三电路板安置于第二电路板下方，并使第三镀通孔与第二镀通孔上下对齐排列；
选取直径略大于第二镀通孔直径和第三镀通孔直径的第二金属核心，并将第二金属核心安置于第三镀通孔与第二镀通孔之间；
加热使得锡膏熔融，熔融的锡膏冷却硬化产生合金，将第一电路板、第一金属核心、第二电路板、第二金属核心和第三电路板稳固连接。
12.一种电路板的堆栈，其特征是，包含第一电路板、第二电路板、第一金属核心和合金；第一电路板具有第一镀通孔；第二电路板具有第二镀通孔，并安置于第一电路板下方，第一镀通孔与第二镀通孔上下对齐排列；第一金属核心安置于第一镀通孔与第二镀通孔之间，其直径略大于第一镀通孔和第二镀通孔的直径；合金填满第一镀通孔和第二镀通孔，并将第一片电路板、第一金属核心以及第二片电路板稳固连接。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6398186A (ja) * 1986-10-08 1988-04-28 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション はんだ端子形成方法
US5275330A (en) * 1993-04-12 1994-01-04 International Business Machines Corp. Solder ball connect pad-on-via assembly process
JPH08222823A (ja) * 1995-02-13 1996-08-30 Murata Mfg Co Ltd スルーホール配線基板
US6026564A (en) * 1998-04-10 2000-02-22 Ang Technologies Inc. Method of making a high density multilayer wiring board
US20040175916A1 (en) * 1999-05-20 2004-09-09 Amkor Technology, Inc. Stackable semiconductor package having semiconductor chip within central through hole of substrate
US20110278725A1 (en) * 2007-01-31 2011-11-17 Nichepac Technology Inc. Stacking of transfer carriers with aperture arrays as interconnection joints

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6398186A (ja) * 1986-10-08 1988-04-28 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション はんだ端子形成方法
US5275330A (en) * 1993-04-12 1994-01-04 International Business Machines Corp. Solder ball connect pad-on-via assembly process
JPH08222823A (ja) * 1995-02-13 1996-08-30 Murata Mfg Co Ltd スルーホール配線基板
US6026564A (en) * 1998-04-10 2000-02-22 Ang Technologies Inc. Method of making a high density multilayer wiring board
US20040175916A1 (en) * 1999-05-20 2004-09-09 Amkor Technology, Inc. Stackable semiconductor package having semiconductor chip within central through hole of substrate
US20110278725A1 (en) * 2007-01-31 2011-11-17 Nichepac Technology Inc. Stacking of transfer carriers with aperture arrays as interconnection joints

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