CN103117358A - 具有位于互连上的单元图案的半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种具有形成在互连上的单元图案并能减小互连电阻的半导体存储器件及其制造方法。所述半导体器件包括：半导体衬底，在所述半导体衬底中限定有单元区、核心区以及外围区并形成有底结构；导线，所述导线形成在半导体衬底的整个结构上；存储器单元图案，所述存储器单元图案形成在单元区中的导线上；以及虚设导电图案，所述虚设导电图案形成在核心区和外围区中的导线中的任何一个上。

Description

具有位于互连上的单元图案的半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求2011年10月24日向韩国专利局提交的申请号为10-2011-0108591的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及一种制造半导体存储器的方法，更具体而言，涉及一种具有形成在互连上的单元图案的半导体存储器件及其制造方法。
背景技术
一般地，存储器件中的单元区、核心区以及外围区的制造工艺是分开执行的。然而，单元区、核心区以及外围区彼此相关地操作。因此，应形成图案和叠层的结构，以保证在单元区、核心区以及外围区中的相关电路之间的操作和特性的关联。
图1是说明半导体存储器件例如相变随机存取存储器（PCRAM）的结构的截面图。
在分别限定了单元区、核心区以及外围区的半导体衬底101上形成有隔离层103。在半导体衬底101的单元区和核心区上形成有被配置成选择字线的开关105。此时，还在外围区中形成电路图案，以与在单元区和核心区以及外围区之间的图案或结构的高度匹配。
在具有开关105的半导体衬底上形成有导线107。导线107可以利用诸如钨（W）的金属材料来形成，并且在单元操作中用作字线。在单元区和核心区中的导线107与形成在导线107之下的开关105电连接。在外围区中的导线107可以与下方的电路图案接触，以用作互连。
在单元区和核心区中的导线107上形成有单元图案。具体地，在PCRAM器件中，单元图案经由诸如二极管的存取元件与导线107耦接。
作为存取元件的二极管可以包括势垒金属层109和N型半导体层111；并且还包括通过将N型半导体层11的表面硅化而形成的硅化物层，以减小接触电阻。然而，二极管不限于此。另外，经由本领域技术人员熟知的一般工艺来在存取元件109和111（或113）上形成下电极115、相变材料图案117、上电极119以及位线121。
图2是图1中所示的半导体存储器件的布局。
图2示出多个单位存储器单元MC形成在单元区中，字线接触WC形成在核心区中。另外，用于外围电路与单元区之间连接的接触形成在外围区中。
存储器件的单位存储器单元应具有保证其操作特性的尺寸。然而，随着半导体器件高度地集成，字线尺寸（或宽度），即导线107的临界尺寸减小，使得导线107的串联电阻增加。导线107的增加的串联电阻引起电压下降，由此减小感测余量。
为了解决上述问题，应将字线选择开关105设计成对导线107提供充足的驱动电流。然而，需要大晶体管来提高开关105的驱动能力，这导致芯片尺寸的增加。
作为解决上述问题的另一种方法，可以考虑一种形成针对导线107的深沟槽的方法。然而，因为基于半导体存储器件的集成度的限制，所以难以应用此方法。
发明内容
根据示例性实施例的一个方面，提出了一种半导体器件。所述半导体器件可以包括：半导体衬底，在所述半导体衬底中限定有单元区、核心区以及外围区，并形成有底结构；导线，所述导线形成在半导体衬底的整个结构上；存储器单元图案，所述存储器单元图案形成在单元区中的导线上；以及虚设导电图案，所述虚设导电图案形成在核心区和外围区中的导线中的任何一个上。
根据示例性实施例的另一个方面，提出一种制造具有形成在互连上的单元图案的存储器件的方法。所述方法可以包括以下步骤：在限定有单元区、核心区以及外围区的半导体衬底的整个结构上形成导线；以及在单元区中的导线上形成单元图案，并在核心区和外围区中的导线上形成虚设导电图案。
一种半导体存储器件包括：在单元区中的字线；以及在核心区和外围区中的虚设图案，其中，所述字线和所述虚设图案具有相同的结构，且距半导体衬底水平具有相同的高度。
在以下标题为“具体实施方式”的部分描述这些和其它的特点、方面以及实施例。
附图说明
从如下结合附图的详细描述中将更加清楚地理解本发明的主题的以上和其它的方面、特征和其它优点：
图1是说明一般的半导体存储器件的结构的截面图；
图2是图1所示的半导体存储器件的布局；
图3是说明根据本发明构思的一个示例性实施例的半导体存储器件的结构的截面图；以及
图4是图3所示的半导体存储器件的布局。
具体实施方式
在下文中，将参照附图更详细地描述示例性实施例。
本文参照截面图来描述示例性实施例，截面图是示例性实施例（以及中间结构）的示意性图示。照此，可以预料到图示的形状变化是例如制造技术和/或公差的结果。因而，示例性实施例不应被解释为限于本文所说明的区域的特定形状，而是可以包括例如来自于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行了夸大。相同的附图标记在附图中表示相同的元件。也可以理解当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上，或还可以存在中间层。
图3是说明根据本发明构思的一个示例性实施例的半导体存储器件的结构的截面图。
根据一个示例性实施例的半导体存储器件包括单元图案，所述单元图案形成在导线207（优选地，字线）上。半导体存储器件可以包括PCRAM，但是半导体存储器件不限于此。
单元图案形成在单元区中的导线207上。虚设导电图案223和225可以形成在核心区和/或外围区中的导线207上。
在下文中，以下将详细地描述半导体存储器件的结构。
在限定有单元区、核心区以及外围区的半导体衬底201中形成有隔离层203。
在包括隔离层203的半导体衬底201的单元区和核心区上形成有用于字线选择的开关205。此时，也可以在外围区中形成电路图案，用于将外围区的结构高度与单元区和核心区的结构高度匹配。
随后，在形成有开关205的半导体衬底的整个表面上形成与开关205电连接的导线207。包括诸如钨（W）的金属材料的导线207可以用作字线。
单元图案和虚设导电图案223形成在单元区和核心区的导线207上，并且虚设导电图案225同时形成在外围区的导线207上。即，尽管包括层209和211的存取元件形成在单元区的导线207上，但是虚设导电图案223和225与存取元件一样，也通过形成相同的材料和图案化相同的材料，而形成在核心区和外围区中。
具体地，用于存取元件的层被顺序形成在形成有导线207的半导体衬底的整个结构之上，然后，刻蚀所述层用于图案化。存取元件可以起二极管的作用。作为存取元件，二极管可以具有势垒金属层209和N型半导体层211的层叠结构，但是二极管不限于此。另外，硅化物层213可以通过对形成在单元区中的存取元件的上表面执行硅化来形成。
此外，尽管图3示出虚设导电图案223和225形成在核心区和外围区上，但是本发明构思不限于此。即，虚设导电图案可以选择性地形成在核心区或外围区上。
接着，包括下电极215、相变材料层217以及上电极219的单元图案可以形成在存取元件上，并且位线可以形成在单元图案上。用于单元图案和位线的详细制造方法对于本领域的技术人员是已知的。
虚设导电图案223和225分别形成在核心区的导线207上和外围区的导线207上。虚设导电图案223和225可以具有与存取元件相同的结构。参见图3的实例，与包括势垒金属层209和N型半导体层211的二极管起存取元件的作用一样，虚设导电图案223和225也具有势垒金属层209和N-型半导体层211的层叠结构。
图4是图3所示的半导体存储器件的布局。
参见图4，虚设导电图案223和225形成在核心区和外围区上。虚设导电图案223和225形成在导线207上，以用作与导线207的并联电阻部分。
可以认识到导线207的电阻比导线207的原始电阻小，因为可以看出导线207与虚设导电图案223和225的两种相似的电阻为并联。
当导线207在记录操作中用作字线时，经由字线的电压降减小。因而，可以减小施加用于存储器件的操作的电压；与以相同的施加电压操作的现有的存储器件相比，可以改善感测余量。
另外，可以减小字线的电阻部分，而不用增加用于控制字线的开关的驱动能力，使得减小在大晶体管的驱动能力上的负担，可以防止尺寸增加，以及可以减小芯片尺寸。
在工艺上不需要形成用于字线的深沟槽；且因而可以减小工艺开发的负担。单元区和核心区与外围区之间的高度差减小，使得可以改善单元区和核心区与外围区之间的高度平衡，并且可以增加制造产量。
尽管以上已经描述了某些实施例，但是将会理解的是描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限定本文描述的器件和方法。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限定本文描述的系统和方法。

Claims (7)

1.一种半导体存储器件，包括：
半导体衬底，在所述半导体衬底中限定有单元区、核心区以及外围区并形成有底结构；
导线，所述导线形成在所述半导体衬底的整个结构上；
存储器单元图案，所述存储器单元图案形成在所述单元区中的导线上；以及
虚设导电图案，所述虚设导电图案形成在所述核心区和所述外围区中的导线中的任何一个上。
2.如权利要求1所述的半导体存储器件，其中，所述单元图案包括与所述单元区中的导线电连接的存取元件，以及
所述虚设导电图案具有与所述存取元件相同的结构。
3.如权利要求1所述的半导体存储器件，其中，所述单元图案具有层叠结构，且所述单元图案的底结构具有与所述虚设导电图案相同的结构。
4.一种制造半导体存储器件的方法，所述方法包括以下步骤：
在限定有单元区、核心区以及外围区的半导体衬底的整个结构上形成导线；以及
在所述单元区中的导线上形成单元图案，并且在所述核心区或所述外围区中的导线上形成虚设导电图案。
5.如权利要求4所述的方法，其中，所述单元图案包括与所述单元区中的导线电连接的存取元件，以及
所述虚设导电图案与所述存取元件同时形成。
6.一种半导体存储器件，包括：
字线，所述字线在单元区中；以及
虚设图案，所述虚设图案在核心区或外围区中，
其中，所述字线和所述虚设图案具有相同的结构，并距半导体衬底的平面具有相同的高度。
7.如权利要求6所述的半导体存储器件，还包括存储器单元图案，所述存储器单元图案位于所述单元区中的所述字线上。
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