CN103107283A - 非易失性存储元件及包括该非易失性存储元件的存储装置 - Google Patents

非易失性存储元件及包括该非易失性存储元件的存储装置 Download PDF

Info

Publication number
CN103107283A
CN103107283A CN201210447188.5A CN201210447188A CN103107283A CN 103107283 A CN103107283 A CN 103107283A CN 201210447188 A CN201210447188 A CN 201210447188A CN 103107283 A CN103107283 A CN 103107283A
Authority
CN
China
Prior art keywords
material layer
oxide
layer
volatile memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201210447188.5A
Other languages
English (en)
Inventor
李昌范
金英培
金京旻
金昌桢
李东洙
李明宰
李承烈
张晚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103107283A publication Critical patent/CN103107283A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/55—Structure including two electrodes, a memory active layer and at least two other layers which can be a passive or source or reservoir layer or a less doped memory active layer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供非易失性存储元件、包括该非易失性存储元件的存储装置以及存储装置的操作方法和制造方法。非易失性存储元件可以包括第一电极和第二电极之间的存储层，其中存储层可以具有多层结构。存储层可以包括第一材料层和第二材料层且由于离子物种和离子空位的至少之一在该第一材料层和该第二材料层之间的移动而具有电阻变化特性。第一材料层和第二材料层当中至少第一材料层可以掺杂金属。第一材料层可以是氧供应层，且第二材料层可以是氧交换层。例如，金属可以包括钨（W）。非易失性存储元件可以具有多位存储特性。

Description

非易失性存储元件及包括该非易失性存储元件的存储装置
技术领域
本公开涉及非易失性存储元件、包括该非易失性存储元件的存储装置，以及操作和制造该存储装置的方法。
背景技术
非易失性存储装置的示例包括电阻随机存取存储器（RRAM）、磁性随机存取存储器（MRAM）、铁电随机存取存储器（FRAM）及相变随机存取存储器（PRAM）等。在它们当中，RRAM是基于材料的电阻变化来存储数据的电阻存储装置。在RRAM中，当施加到电阻变化材料的电压大于或等于设定电压时，电阻变化材料的电阻从高阻状态变化到低阻状态（也称为“开启（ON）”状态）。当施加到电阻变化材料的电压大于或等于重置电压时，电阻变化材料的电阻切换回高阻状态（也称为“截止（OFF）”状态）。
通常，电阻存储装置包括存储节点和开关装置。存储节点具有电阻变化材料层。开关装置电连接到存储节点并控制信号至存储节点的存取。
对高密度、高性能的各种非易失性存储装置（诸如上述电阻存储装置）的需求正在持续增加。
发明内容
提供利用电阻变化特性的非易失性存储元件。
提供适合于增加存储装置的集成度并改善存储装置的性能的非易失性存储元件。
提供具有多位存储特性的非易失性存储元件。
提供包括非易失性存储元件的存储装置。
提供非易失性存储元件及存储装置的操作方法。
提供非易失性存储元件和存储装置的制造方法。
其他的方面将在下面的描述中部分地阐述，并且部分将通过下面的描述明显或者可以通过对给出的实施例的实践而习知。
根据本发明的一方面，一种非易失性存储元件包括：第一电极；第二电极，与第一电极分隔开；以及存储层，在第一电极和第二电极之间，其中存储层包括第一材料层和第二材料层且由于离子物种和离子空位的至少之一在该第一材料层和该第二材料层之间的移动而具有电阻变化特性，且第一材料层和第二材料层当中至少第一材料层掺杂金属。
非易失性存储元件可以由于第一材料层而具有多位存储特性。
第一材料层可以是氧供应层，且第二材料层可以是氧交换层。
第一材料层可以包括第一金属氧化物。
第一金属氧化物可以包括Ta氧化物、Zr氧化物、Y氧化物、氧化钇稳定的氧化锆、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物中的至少之一。
例如，第一金属氧化物可以包括TaOx(0＜x＜2.5)。
第二材料层可以包括第二金属氧化物，该第二金属氧化物是与所述第一金属氧化物相同的类型或不同的类型。
第二材料层可以具有比第一材料层的氧浓度高的氧浓度。
第二金属氧化物可以包括Ta氧化物、Zr氧化物、Y氧化物、氧化钇稳定的氧化锆、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物中的至少之一。
例如，第二金属氧化物可以包括Ta2O5。
例如，金属可以包括钨(W)。
第一材料层可以包括W掺杂的TaO2，第二材料层可以包括Ta2O5。
非易失性存储元件还可以包括插置在第一电极和存储层之间的缓冲层。
缓冲层可以包括提高第一电极和存储层之间的势垒的材料。
缓冲层可以包括AlOx、SiOx、SiNx、ZrOx、HfOx及其混合物中的至少之一。
缓冲层可以包括具有比存储层的原子间结合能高的原子间结合能的材料。
根据本发明的另一方面，一种存储装置包括上述非易失性存储元件。
存储装置还可以包括电连接到非易失性存储元件的切换元件。
根据本发明的另一方面，一种存储装置包括：多个第一配线，布置为彼此平行；多个第二配线，布置为彼此平行且交叉第一配线以形成多个交叉点；以及多个存储单元，多个存储单元的每个布置在多个交叉点的一个处，其中多个存储单元的每个包括存储层，存储层包括第一材料层和第二材料层，存储层由于第一材料层和第二材料层之间的离子物种和离子空位的至少之一的移动而具有电阻变化特性，且第一材料层和第二材料层当中的至少第一材料层掺杂金属。
存储层可以由于第一材料层而具有多位存储特性。
第一材料层可以是氧供应层，且第二材料层可以是氧交换层。
第一材料层可以包括第一金属氧化物，第二材料层可以包括第二金属氧化物，该第二金属氧化物是与所述第一金属氧化物相同的类型或不同的类型。
第一金属氧化物可以包括Ta氧化物、Zr氧化物、Y氧化物、氧化钇稳定的氧化锆(YSZ)、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物中的至少之一。
例如，第一金属氧化物可以包括TaOx(0＜x＜2.5)。
第二金属氧化物包括Ta氧化物、Zr氧化物、Y氧化物、氧化钇稳定的氧化锆(YSZ)、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物中的至少之一。
例如，第二金属氧化物可以包括Ta2O5。
例如，金属可以包括钨(W)。
第一材料层可以包括W掺杂的TaO2，且第二材料层可以包括Ta2O5。
存储单元还可以包括电连接到存储层的切换元件。
存储单元还可以包括设置在第一配线和存储层之间的缓冲层。
多个存储单元可以是多个第一存储单元，多个交叉点可以是多个第一交叉点，且多个存储装置还可以包括：多个第三配线，布置在多个第二配线上并交叉多个第二配线以形成多个第二交叉点；多个第二存储单元，多个第二存储单元的每个布置在多个第二交叉点的一个处。
多个第二存储单元的每个可以具有多个第一存储单元的反转结构或者可以具有与多个第一存储单元相同的结构。
根据本发明的另一方面，包括非易失性存储元件的存储装置的操作方法包括：通过控制施加到非易失性存储元件的电流以将非易失性存储元件设置调制至多个电流水平，形成非易失性存储元件的多个ON-状态；以及将多个ON-状态对应于多个第一数据位。
施加到非易失性存储元件的电流可以由电连接到非易失性存储元件的切换元件来控制。
所述方法还可以包括：将非易失性存储元件重置到OFF-状态；以及将非易失性存储元件的OFF-状态对应于第二数据位。
多个ON-状态至少可以包括第一ON-状态、第二ON-状态和第三ON-状态。
非易失性存储元件可以具有多位存储特性。
非易失性存储元件可以包括存储层，存储层可以包括第一材料层和第二材料层。存储层可以由于离子物种和离子空位的至少之一在第一材料层和第二材料层之间的移动而具有电阻变化特性。第一材料层和第二材料层当中至少第一材料层可以掺杂金属。
例如，金属可以包括钨(W)。
第一材料层可以是氧供应层，第二材料层可以是氧交换层。
第一材料层可以包括第一金属氧化物，第二材料层可以包括第二金属氧化物。
根据本发明的另一方面，存储装置的制造方法包括：形成第一电极；在第一电极上形成存储层，该存储层包括第一材料层和第二材料层，且由于离子物种和离子空位的至少之一在该第一材料层和该第二材料层之间的移动而具有电阻变化特性，第一材料层和第二材料层当中至少第一材料层掺杂金属；以及在存储层上形成第二电极。
形成存储层可以包括：在第一电极上形成第一材料层；在第一材料层上形成金属层；以及将金属层的金属原子扩散到第一材料层中。
将金属原子扩散到第一材料层中可以通过等离子体氧化工艺来进行。
第二材料层可以通过等离子体氧化工艺形成在第一材料层上。
非易失性存储元件可以由于第一材料层而具有多位存储特性。
第一材料层可以包括第一金属氧化物，第二材料层可以包括第二金属氧化物，该第二金属氧化物是与所述第一金属氧化物相同的类型或不同的类型。
例如，金属可以包括钨(W)。
所述方法还可以包括在第一电极和存储层之间形成缓冲层。
形成缓冲层可以包括利用配置用于提高第一电极和第二电极之间的势垒的材料。
形成缓冲层可以包括利用具有比存储层的原子间结合能高的原子间结合能的材料。
所述方法还可以包括形成电连接到存储层的切换元件。
附图说明
通过下面结合附图对实施例的描述，这些和/或其他方面将更加明显且更易于理解，在附图中：
图1是根据本发明一实施例的非易失性存储元件的截面图；
图2A和图2B是用于描述根据本发明一实施例的非易失性存储元件的操作机制的截面图；
图3是包括根据本发明一实施例的存储元件的存储装置的截面示意图；
图4是示出具有图3所示的结构的存储装置的电压-电流特性的曲线图；
图5是从图4所示的曲线图转换得到的线性刻度曲线图；
图6和图7是应用根据本发明一实施例的存储元件的存储装置的透视图；
图8A至图8H是示出根据本发明一实施例的存储装置的制造方法的截面图；
图9A至图9G是示出根据本发明另一实施例的存储装置的制造方法的截面图；以及
图10是示出X射线光电子谱（XPS）数据的图谱，该X射线光电子谱（XPS）数据示出了根据本发明一实施例制造的存储层沿深度方向的组分的变化。
具体实施方式
现在，将参考示出了示例性实施例的附图更充分地描述各示例性实施例。
将理解，当一元件被称为“连接到”或者“耦接到”另一元件时，它可以直接连接到或者直接耦接到另一元件，或者可以存在居间元件。相反，当一元件被称为“直接连接到”或者“直接耦接到”另一元件时，不存在居间元件。在这里使用时，术语“和/或”包括一个或者多个相关联的列举项目的任何及所有组合。
将理解，尽管术语“第一”、“第二”等可以在此用于描述各种元件、部件、区域、层和/部分，但是这些元件、部件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、部件、区域、层或者部分与另一个元件、部件、区域、层或部分区别开。因此，下面讨论的第一元件、部件、区域、层或部分可以称为第二元件、部件、区域、层或部分，而不脱离示例性实施例的教导。
为了便于描述，可以在此使用空间相对术语，例如“在…下方”、“在…之下”、“下”、“在…上方”和“上”等，来描述如图所示的一个元件或者特征与其它元件或者特征的关系。将理解，除了附图中描绘的取向之外，空间相对术语旨在涵盖装置在使用或者操作中的不同取向。例如，如果附图中的装置被翻转，则被描述为在其它元件或者特征“之下”或者“下方”的元件将取向为在其它元件或者特征“上方”。因此，示例性术语“在…之下”能够包含之上和之下两种取向。装置还可以采取其他取向（旋转90度或者其他取向），且此处所用的空间相对性描述语被相应地解释。
这里采用的术语仅为了描述特定实施例，并非旨在限制示例性实施例。在这里使用时，除非上下文另有明确表述，否则单数形式也旨在包括复数形式。还将理解，当在本说明书中使用时，术语“包括”表明所述特征、整体、步骤、操作、元件和/或部件的存在，但并不排除一个或者多个其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或增加。
这里，参照截面图描述示例性实施例，这些截面图为示例性实施例的理想化实施例（和中间结构）的示意性图示。因而，例如，将预期由制造技术和/或公差引起的图示形状的变化。因此，示例性实施例不应解释为局限于在此所示区域的特定形状，而是包括由例如制造引起的形状的偏差。例如，图示为矩形的注入区域典型地将具有圆化或者弯曲的特征和/或在其边缘的注入浓度梯度，而非从注入区域到非注入区域的二元改变。同样，通过注入形成的埋入区域会导致在埋入区域与通过其发生注入的表面之间的区域中的某些注入。因此，附图中所示的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制示例性实施例的范围。
除非另有定义，此处使用的所有术语（包括技术术语和科学术语）都具有示例性实施例所属领域内的普通技术人员所通常理解的相同的含义。还将理解，除非此处加以明确定义，否则术语（诸如通用词典中所定义的那些）应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化或者过度形式化的意义。
现在，将详细参照实施例，其示例在附图中示出，其中相同的附图标记始终指代相同的元件。在这一点上，当前的实施例可以具有不同的形式且不应被理解为局限于这里给出的描述。因此，下面仅仅是通过参照附图来描述实施例以解释本说明书的各方面。
图1是根据本发明一实施例的非易失性存储元件（下面，称作存储元件）ME1的截面图。
参照图1，根据本实施例的存储元件ME1可包括插置在第一电极E1和第二电极E2之间的存储层M1。存储层M1可具有多层结构。例如，存储层M1可以具有由第一材料层10和第二材料层20组成的双层结构。存储层M1可由于离子物种（ionic species）在第一材料层10和第二材料层20之间的移动而具有电阻变化特性。将在下面给出存储层M1的详细描述。
存储层M1的第一材料层10可以由第一金属氧化物形成。例如，第一材料层10可以包含Ta氧化物、Zr氧化物、Y氧化物、氧化钇稳定的氧化锆(YSZ，yttria-stabilized zirconia)、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物中的至少之一。在第一金属氧化物包含Ta氧化物的情况下，第一金属氧化物可以是TaOx（0＜x＜2.5或0.5≤x≤2.0）。氧离子和/或氧空位（oxygen vacancies）可以存在于第一材料层10中。相对于第二材料层20，第一材料层10可以用作氧供应层。第一材料层10也可以被称为氧储备层。第一材料层10可以是掺杂预定金属的层。这里，所述金属是与构成第一材料层10的基础材料(金属)不同的金属。例如，所述金属可以是钨(W)。通过使用掺杂金属的第一材料层10，存储层M1可以具有多位存储特性。换言之，存储层M1可以由于掺杂金属的第一材料层10而具有多位存储特性。将在后面给出它们的详细描述。第一材料层10的厚度可以是从大约1nm至大约100nm，例如从大约5nm至大约50nm。
第二材料层20可以与第一材料层10交换氧离子和/或氧空位，并引起存储层M1的电阻变化。在这一点上，第二材料层20可以被称为氧交换层。第二材料层20可以由第二金属氧化物形成，该第二金属氧化物可以是来自与第一金属氧化物相同的组或与第一金属氧化物不同的组。例如，第二金属氧化物可以包含Ta氧化物、Zr氧化物、Y氧化物、YSZ、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物中的至少之一。第二金属氧化物可以具有化学计量成分（stoichiometric composition）或者与化学计量成分相似的成分。例如，当第二金属氧化物包括Ta氧化物时，Ta氧化物可以是Ta2O5层或者是具有与Ta2O5相似成分的层。或者，该第二金属氧化物可以是与第一金属氧化物相同的类型或不同的类型。类似于第一材料层10，第二材料层20可以包含氧离子和/或氧空位。第二材料层20的氧迁移率(或者氧扩散率)可以等于或大于第一材料层10的氧迁移率(或者氧扩散率)。第二材料层20的电阻率可以与第一材料层10的电阻率不同。例如，第二材料层20的电阻率可以大于第一材料层10的电阻率。在电流路径形成在第二材料层20中的ON状态，存储层M1的电阻可以由第一材料层10的电阻来决定。在没有电流路径存在于第二材料层20中的OFF状态，存储层M1的电阻可以由第二材料层20的电阻来决定。第二材料层20的氧浓度可以高于第一材料层10的氧浓度。然而，在某些情况下，第二材料层20的氧浓度可以不高于第一材料层10的氧浓度。在第二材料层20由与第一材料层10相同的金属氧化物形成的情况下，第二材料层20的氧浓度可以高于第一材料层10的氧浓度。然而，在第二材料层20由与第一材料层10不同的金属氧化物形成的情况下，第二材料层20的氧浓度不必高于第一材料层10的氧浓度。第二材料层20的厚度可以小于第一材料层10的厚度。第二材料层20的厚度可以从大约1nm至大约50nm，例如从大约5nm至大约20nm。根据第二材料层20（即，氧交换层）的材料特性，存储元件ME1的电阻变化特性（例如，开关速度、开关电流比（ON/OFF ratio），等）可以变化。
此外，类似于第一材料层10，第二材料层20的至少一部分可以掺杂预定的金属。该金属可以与第一材料层10掺杂的金属相同。例如，第二材料层20可以掺杂钨(W)。然而，用金属掺杂第二材料层20是选择性的。因此，至少第一材料层10可以掺杂金属，并且如果需要，第二材料层20也可以掺杂金属。
缓冲层B1可以插置在存储层M1和第一电极E1之间，即插置在第一材料层10和第一电极E1之间。缓冲层B1可以改善存储层M1的电阻变化特性的可靠性、再现性和稳定性。缓冲层B1可以包含原子间结合能比存储层M1的大的材料。换言之，缓冲层B1的原子间结合能可以大于第一材料层10的原子间(例如，Ta-O)结合能。换言之，就结合能而言，缓冲层B1可以由比存储层M1稳定的材料形成。此外，缓冲层B1可以包含提高第一电极E1和存储层M1之间的势垒的材料。换言之，缓冲层B1和第一电极E1之间的导带偏移可以大于第一材料层10和第一电极E1之间的导带偏移。换言之，缓冲层B1可以由抑制第一电极E1和第一材料层10之间的过量电流的材料形成。为了取得相似的效果，缓冲层B1可以包含电阻率比存储层M1高的材料。例如，缓冲层B1可以包含AlOx、SiOx、SiNx、ZrOx、HfOx及其混合物中的至少之一。缓冲层B1可以具有化学计量成分或者可以不具有化学计量成分。缓冲层B1可以具有适当的成分和厚度以用作缓冲部件并允许电流的流动。例如，缓冲层B1的厚度可以小于或等于大约10nm。如果缓冲层B1具有化学计量成分，则缓冲层B1的厚度可以小于或等于大约5nm。如果缓冲层B1具有过大的厚度，则缓冲层B1的绝缘特性可能会不期望地增加。因此，如上所述，缓冲层B1可以形成为具有小于或等于大约10nm的厚度。
第一电极E1可以由贱金属（base metal）或其化合物例如W、Ni、Al、Ti、Ta，TiN，TiW，TaN等形成，或者可以由导电氧化物例如铟锌氧化物(IZO)、铟锡氧化物(ITO)等形成。由于在本实施例中提供缓冲层B1，所以可以获得稳定的存储特性而不需要用昂贵的贵金属来形成第一电极E1。在第一电极E1由具有低反应性的昂贵的贵金属形成的情况下，缓冲层B1可以不是必需的，但是制造成本会增加。此外，即使第一电极E1由贵金属形成，也可能难以确保电阻变化特性的再现性／稳定性。根据本实施例，由于采用了缓冲层B1，所以即使第一电极E1由廉价的材料形成，也可以容易地获得电阻变化特性的再现性／稳定性。然而，本实施例不限于此。如果需要，第一电极E1可以由贵金属诸如Ir、Ru、Pd、Au、Pt等形成，或者可以由金属氧化物诸如IrO2形成。因此第一电极E1可以包含从由W、Ni、Al、Ti、Ta、TiN、TiW、TaN、IZO、ITO、Ir、Ru、Pd、Au、Pt和IrO2组成的组中选出的至少之一。此外，虽然未在这里陈述，但是第一电极E1可以由半导体器件中通常使用的各种电极材料中的任一种形成。
类似于第一电极E1，第二电极E2可以由各种材料中的任一种形成。例如，第二电极E2可以由贵金属（诸如Ir、Ru、Pd、Au和Pt）、金属氧化物（诸如IrO2）、非贵金属（即，贱金属)及其化合物（诸如W、Ni、Al、Ti、Ta，TiN，TiW和TaN）或者导电氧化物（诸如IZO和ITO）形成。然而构成第二电极E2的材料并不局限于上述材料。
虽然未示出，但是具有与缓冲层B1相似的功能的第二缓冲层可以插置在第二电极E2和存储层M1之间。换言之，第二缓冲层可以插设在第二电极E2和第二材料层20之间。第二缓冲层的材料和功能可以与缓冲层B1的材料和功能类似。如果采用了第二缓冲层，则存储层M1的电阻变化特性的可靠性、再现性和稳定性可以进一步改善，并且可以用于形成第二电极E2的材料的数量可以增加。
下面，参考图2A和图2B，将详细描述存储元件ME1的电阻变化机制。
如图2A所示，在正(+)电压施加至第一电极E1且负(-)电压施加至第二电极E2的设置操作（set operation）期间，氧空位从第一材料层10移动到第二材料层20，因此可以在第二材料层20中形成电流路径(未示出)。结果，存储层M1的电阻可以降低。换言之，存储层M1可以从OFF状态切换至ON状态。在设置操作期间，氧离子可以在与氧空位移动的方向相反的方向上移动，即从第二材料层20移动至第一材料层10。
如图2B所示，在负(-)电压施加至第一电极E1且正(+)电压施加至第二电极E2的重置操作（reset operation）期间，氧空位从第二材料层20移动至第一材料层10（即，氧离子从第一材料层10移动至第二材料层20），因此在第二材料层20中形成的电流路径被中断。结果，存储层M1的电阻可以增加。换言之，存储层可以从ON状态切换至OFF状态。
如上所述，掺杂金属的第一金属层10可以为存储层M1提供多位存储特性。在第一金属层10不掺杂金属的情况下，存储元件ME1可以呈现出单位存储特性。然而，如果采用掺杂了金属的第一金属层10，则存储元件ME1可以呈现出多位存储特性。换言之，通过掺杂金属的第一材料层10，存储层M1的电阻状态可以分成多个状态，例如四个状态或更多。将参考图4和图5更详细地描述第一材料层10的效果。
缓冲层B1可以改善在设置/重置操作期间存储元件ME1的电阻变化特性的稳定性、可靠性和再现性。在不提供缓冲层B1的情况下，在设置/重置操作期间影响电阻变化的氧离子和/或氧空位可以朝第一电极E1移动并与第一电极E1物理地／化学地反应，或者存储层M1自身可以与第一电极E1物理地／化学地反应。结果，电阻变化特性的稳定性、可靠性和再现性可能出现问题。例如，第一电极E1和存储层M1之间的电流可能迅速地且不期望地增加。此外，由于存储层M1和第一电极E1之间的反应，不期望的材料层可能形成在存储层M1和第一电极E1之间，因此电阻变化特性可能劣化。在第一电极E1由廉价的非贵金属形成的情况下，问题可能变得更严重。此外，在ON状态和OFF状态之间进行的重复切换操作会增加之前提及的那些问题出现的可能性。当TaOx层用作电阻变化材料时，电阻变化特性可以基于形成方法、沉积条件和TaOx层的氧含量而显著地变化，因此很难确保电阻变化特性的再现性和稳定性。然而，根据本发明的示例性实施例，通过在第一电极E1和存储层M1之间形成缓冲层B1，先前描述的问题可以被抑制/防止且同时改善／保证电阻变化特性的可靠性、再现性和稳定性。特别地，在初始的设置操作(即，形成操作)期间，缓冲层B1可以减小/防止第一电极E1和第一材料层10之间以及第一电极E1和第一材料层10的离子物种之间的化学反应。此外，缓冲层B1可以防止第一材料层10和第一电极E1在第一材料层10的形成期间彼此反应。通过引入缓冲层B1，第一电极E1不但可以由贵金属形成，而且也可以由廉价的非贵金属或者导电氧化物形成。如果没有缓冲层B1，则实际上难以由高反应性的非贵金属或者导电氧化物形成第一电极E1。贵金属用于第一电极E1会增加制造成本，并在存储元件的制造工艺中设置一些限制。当第一电极E1由非贵金属或者导电氧化物形成而不是由贵金属形成时，制造成本可以降低且在制造工艺中可以存在另外的优点。
图3是根据本发明一实施例的包括图1所示的存储元件ME1的存储装置的截面图。
参考图3，根据本实施例的存储装置可以包括存储元件ME1和与存储元件ME1连接的切换元件SE1。切换元件SE1可以连接至存储元件ME1的一端(例如，第二电极E2)。然而，如果需要，切换元件SE1可以连接至存储元件ME1的另一端(例如，第一电极E1)或者可以连接至存储元件ME1的两端（即，第一电极E1和第二电极E2)。切换元件SE1可以控制要施加至存储元件ME1的电流。换言之，施加至存储元件ME1的电流的强度可以通过控制切换元件SE1的导通电流（ON-电流）来改变。通过控制施加至存储元件ME1的电流的强度，可以获得存储元件ME1的多位存储特性。下面将参考图4和图5给出它们的详细描述。例如，切换元件SE1可以由晶体管、二极管、阈值切换器件或者变阻器形成。这里，二极管可以是双向(双路)二极管、齐纳二极管等。然而，切换元件SE1的构造并不局限于此并且可以变化。
图4是示出具有如图3所示的结构的存储装置的电压-电流特性的曲线图。用于获得图4所示的结果的存储装置包括存储元件，该存储元件具有W／Al2O3/TaOx(W掺杂)/Ta2O5／Pt的结构。换言之，存储元件具有与图3所示的存储元件ME1相同的层叠结构，其中第一电极E1、缓冲层B1、第一材料层10、第二材料层20和第二电极E2分别由W、Al2O3、W掺杂的TaOx、Ta2O5和Pt形成。这里，第二材料层20（即，Ta2O5层)可以是掺杂钨(W)的层，与第一材料层10（即，W掺杂的TaOx层)相似。存储装置还包括连接至存储元件的切换装置。在存储元件的设置操作期间，当切换元件的操作电流（即，ON电流)以1mA、0.5mA、0.2mA和0.05mA的顺序改变时，测量电压-电流特性。在设置操作期间，存储元件中流动的电流量根据切换元件的操作电流而变化。切换元件的操作电流可以起类似于限制电流（compliancecurrent）的作用。
如图4所示，根据切换元件的操作电流水平，存储元件的ON-电流水平被分成多个水平。换言之，根据切换元件的操作电流，存储元件可以设置在各种电流水平。存储元件的多个ON-电流水平可以分别对应于多个数据位。因此，根据本实施例的存储元件可以呈现出多位存储特性。
图5是从图4所示的曲线图转换得到的线性刻度曲线图。
参考图5，当切换元件的操作电流是1mA时，第一水平L1是存储元件的ON-电流水平。当切换元件的操作电流是0.5mA时，第二水平L2是存储元件的ON-电流水平。当切换元件的操作电流是0.2mA时，第三水平L3是存储元件的ON-电流水平。第四水平L4是存储元件的OFF-电流水平。第一至第三水平L1-L3可以与存储元件的多个ON-状态相对应，而第四水平L4可以与存储元件的OFF-状态相对应。第一至第四水平L1-L4中的每一个与其他水平具有明显差异。第一水平L1可以与数据“00”相对应，第二水平L2可以与数据“01”相对应，第三水平L3可以与数据“10”相对应，第四水平L4可以与数据“11”相对应。因此，根据本实施例的存储元件可以具有多位存储特性。这里，第一至第四水平L1-L4在预定的正(+)电压下被检测。
虽然关于图5描述了三个ON-电流水平L1-L3和一个OFF-电流水平L4分别与四个数据位00、01、10和11相对应的情况，但是这仅仅是一示例。如果需要，四个ON-电流水平可以与四个数据位00、01、10和11相对应。例如，在图5中，当切换元件的操作电流是0.05mA时，第四水平L4(OFF-电流水平)与存储元件的ON-电流水平非常相似，ON-电流水平可以代替第四水平L4(即，OFF-电流水平)与预定的数据(例如，数据“11”)相对应。此外，如果有可能获取可以彼此区分开的七个或更多个ON-电流水平，则七个ON-电流水平和一个OFF-电流水平可以与多个数据位000、001、010、100、011、101、110和111相对应，且因此可以呈现出3位存储特性。
此外，图4和图5示出了在存储元件的设置操作期间，通过控制切换元件的操作电流(即，ON-电流)而将存储元件的ON-电流水平分成多个水平的情况。然而，根据本发明的另一实施例，可以使用多个限制电流以代替控制切换元件的操作电流。换言之，在存储元件的设置操作期间，存储元件的ON-电流水平可以通过控制施加到存储元件的限制电流的强度而被分成多个水平。
现在将参考图4和图5在下面简要描述根据本发明一实施例的包括存储元件的存储装置的操作方法。
存储装置的操作方法可以包括：第一步，通过变化施加到存储元件的电流而形成非易失性存储元件(下面，称为存储元件)的多个ON-状态；以及第二步，将多个ON-状态与多个数据位相对应。第一步可以与通过控制施加到存储元件的电流而设置存储元件处于各种电流水平的操作相对应，如上参考图4所述。以这样的方式，存储元件的ON-状态可以分成多个ON-状态。第二步可以与使多个ON-状态对应于多个数据位的操作相对应，如以上参考图5所述。
在第一步中施加到存储元件的电流可以通过连接到存储元件的切换元件来控制。切换元件可以是如图3所示的切换元件SE1。然而，如果需要，施加到存储元件的电流可以通过采用除切换元件之外的其他装置来控制。
存储装置的操作方法还可以包括将存储元件重置到OFF-状态的步骤以及使OFF-状态对应于数据位的步骤。例如，OFF-状态可以对应于图5所示的第四水平L4,。然而，采用与OFF-状态对应的数据是选择性的。
存储元件可以具有三个或更多ON-状态。三个ON-状态和一个OFF-状态可以分别对应于多个数据位。结果，可以呈现出多位存储特性。如果需要，四个或更多个ON-状态可以对应于多个数据位。
根据本实施例的存储装置的操作方法可以是与具有图3所示的结构的存储装置相关的操作方法。换言之，存储元件可以具有与图3所示的存储元件ME1的结构相同（或类似）的结构。因此，存储元件可以包括存储层，且存储层可以包括第一材料层和第二材料层。存储层可以由于离子物种在第一材料层和第二材料层之间的移动而具有电阻变化特性。第一材料层可以是氧供应层，而第二材料层可以是氧交换层。第一材料层可以由第一金属氧化物形成，第二材料层可以由第二金属氧化物形成。第一材料层和第二材料层当中至少第一材料层可以用金属掺杂。例如，金属可以是钨(W)。连接到存储元件的切换元件可以与图3所示的切换元件SE1相同或相似。然而，根据本实施例的存储装置的操作方法不仅可以应用到具有图3的结构的存储装置，而且可以应用到具有任意的其他各种结构的存储元件。
在相关技术中的用于操作存储装置的方法中，通常将存储元件的OFF-状态分成多个OFF-状态且使多个OFF-状态分别对应于多个数据位。然而，根据本实施例，存储元件的ON-状态被分成多个ON-状态，且多个ON-状态分别对应于多个数据位。由于具有图3所示结构的存储装置用于本实施例，所以可以容易地形成多个ON-状态，该多个ON-状态可以彼此清楚地区分开。
图6是根据本发明一实施例的、包括存储元件的存储装置的透视图。图6所示的存储装置是交叉点电阻存储装置。
参照图6，可以布置多个第一配线W10，该多个第一配线W10在第一方向（例如，x轴方向）上形成为彼此平行。可以布置多个第二配线W20，该多个第二配线W20在与第一配线W10交叉的方向（例如，y轴方向）上形成。第一层叠结构（第一存储单元）SS1可以布置在第一配线W10和第二配线W20彼此交叉的每个交叉点处。第一层叠结构SS1可以包括第一缓冲层B10、第一存储层M10、第一中间电极N10和第一切换元件S10，它们以上述顺序层叠在第一配线W1上。第一存储层M10可以包括第一材料层11和第二材料层22。在第一材料层11和第二材料层22之间，至少第一材料层11可以用金属掺杂。例如，金属可以是钨(W)。在第一层叠结构SS 1中，包括第一缓冲层B10和第一存储层M10的下部结构的位置与包括第一切换元件S10的上部结构的位置可以相对于第一中间电极N10调换。第一缓冲层B10和第一存储层M10可以分别对应于图1的缓冲层B1和存储层M1。第一切换元件S10可以由双向（双路）二极管、齐纳二极管、阈值切换器件（threshold switching device）及变阻器等形成。在第一切换元件S 10是双向二极管的情况下，双向二极管可以是氧化物二极管。在硅二极管的情况下，需要在800°C左右的相对高的温度下形成硅二极管，因此存在对可选择的衬底的限制。此外，可能由于高温而出现各种问题。因此，通过采用在室温下容易形成的氧化物层来形成第一切换元件S10，可以获得各种优点。然而，本发明不限于此。如果需要，第一切换元件S10可以由硅或任意的其他各种材料形成。第一配线W10和第一中间电极N10可以分别对应于图1的第一电极E1和第二电极E2。第二配线W20可以由与第一配线W10相同的材料形成，或者可以由与第一配线W10不同的材料形成。此外，可以省略第一缓冲层B10。
第二存储单元和第三配线可以进一步布置在图6的第二配线W20上。其示例示于图7中。
参照图7，可以形成第一配线W10、第二配线W20和布置在第一配线W10与第二配线W20之间的第一层叠结构SS1（第一存储单元）。此外，多个第三配线W30可以进一步设置为距第二配线W20的顶表面预定的距离。第三配线W30可以交叉第二配线W20，并且第三配线W30可以布置为彼此相距相同的间隔。第二层叠结构SS2（第二存储单元）可以布置在第二配线W20与第三配线W30彼此交叉的每个交叉点处。第二层叠结构SS2具有第一层叠结构SS1的反转结构或者与第一层叠结构SS1相同的结构。这里，示出了第二层叠结构SS2具有第一层叠结构SS1的反转结构的情况。具体地，第二层叠结构SS2可以包括第二切换元件S20、第二中间电极N20、第二存储层M20和第二缓冲层B20，它们以上述顺序层叠在第二配线W20上。第二存储层M20可以包括第三材料层33和第四材料层44。第三材料层33和第四材料层44可以分别为与第一层叠结构SS1的第二材料层22和第一材料层11相同的材料层。第二切换元件S20可以具有第一切换元件S10的反转结构，或者可以具有与第一切换元件S10相同的层叠结构。换言之，第二切换元件S20的切换方向可以与第一切换元件S10的切换方向相反或相同。第二缓冲层B20可以是与第一缓冲层B10相同的材料层。如果需要，可以省略第二缓冲层B20。在第二层叠结构SS2中，包括第二切换元件S20的下部结构的位置和包括第二存储层M20及第二缓冲层B20的上部结构的位置可以相对于第二中间电极N20而调换。第三配线W30和第二中间电极N20可以分别对应于图1的第一电极E1和第二电极E2或者可以分别对应于第二电极E2和第一电极E1。
尽管在图6和图7中第一层叠结构SS1和第二层叠结构SS2示出为圆柱形，但是第一层叠结构SS1和第二层叠结构SS2可以具有其他各种形状。例如，第一层叠结构SS1和第二层叠结构SS2可以具有方柱形状或宽度朝下增加的柱形。第一层叠结构SS1和第二层叠结构SS2可以具有不对称的形状，作为示例，第一层叠结构和/或第二层叠结构可以具有截面面积比通过交叉配线（例如，第一配线W1和第二配线W2或者第二配线W2和第三配线W3）形成的交叉点的面积大的部分。还可能的是，第一层叠结构和/或第二层叠结构可以具有一部分，该部分的中心偏离通过交叉配线形成的交叉点的中心。在本发明的精神和范围内，可以进一步修改图6和图7所示的存储装置的形状。
尽管没有示出，但是图7所示的电阻存储装置可以进一步包括在第三配线W30上的层叠结构，该层叠结构与包括第一层叠结构SS1和第二配线W20的层叠结构相同。
备选地，根据本发明一实施例的电阻存储装置可以包括在第三配线W30上的，与包括第一层叠结构SS1、第二配线W20、第二层叠结构SS2和第三配线W30的层叠结构相同的至少一组层叠结构。
备选地，根据本发明一实施例的电阻存储装置可以包括在第三配线W30上的，与包括依次层叠的第一层叠结构SS1、第二配线W20、第二层叠结构SS2、第三配线W30、第一层叠结构SS1和第二配线W20的层叠结构相同的至少一组层叠结构。
在图6和图7所示的存储装置中，第一存储层M10可以由于掺杂金属的第一材料层11而具有多位存储特性，第二存储层M20可以由于掺杂金属的第四材料层44而具有多位存储特性。其原因如上面参考图1至图5所描述的那样，因此详细描述被省略。
因此，根据本发明一实施例的存储装置具有多位存储特性，因此可以容易地增加每单位面积存储的信息量。换言之，根据本发明一实施例的存储装置可以适合于体现高集成的存储装置。在通过减小存储装置的线宽而进行的按比例缩小（scale-down）方法的情况下，由于工艺限制而在改善存储装置的集成度方面存在各种困难。然而，在本发明的实施例中，如果在单个存储单元中存储多位数据，则每单元面积存储的信息量可以是单位（single-bit）存储器的两倍或更多。因此，本发明的实施例可以适合于增加存储装置的集成度。
下面，描述根据本发明一实施例的存储元件的制造方法及包括该存储元件的存储装置的制造方法。
图8A至图8H是示出根据本发明一实施例的存储装置的制造方法的截面图。
参考图8A，第一配线W11可以形成在衬底SUB11上。第一配线W11可以具有线形形状。尽管未示出，但是与第一配线W11具有相同高度的绝缘层可以进一步形成在衬底SUB11上且在第一配线W11周围。第一配线W11可以对应于图1的第一电极E1或图7的第一配线W10。第一配线W11的形状并不限于线形形状，而可以变化。
参照图8B，缓冲层B11、第一材料层100和金属层L11可以按所述顺序形成在第一配线W11上。构成缓冲层B11的材料可以对应于构成图1的缓冲层B1的材料或图7的缓冲层B10的材料。第一材料层100可以由第一金属氧化物形成。具体地，例如，第一材料层100可以形成为包含Ta氧化物、Zr氧化物、Y氧化物、YSZ、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物当中的至少之一。如果第一金属氧化物是Ta氧化物，则第一金属氧化物可以是TaOx(0＜x＜2.5或0.5≤x≤2.0)。金属层L11可以例如由钨（W）形成。换言之，金属层L11可以是钨（W）层。金属层L11的厚度可以是大约几nm。例如，金属层L11的厚度可以是约2nm。
参照图8C，形成在衬底SUB11上的层叠结构（W11+B11+100+L11）可以被退火。退火可以在几百摄氏度(°C)下进行。例如，退火可以在从约300°C到约800°C的温度下进行。结果，金属层L11的金属原子（例如，W原子）可以扩散到第一材料层100中。可以进行退火以作为等离子体氧化工艺的一部分。等离子体氧化工艺可以在几百摄氏度的温度下且在氧气氛中进行，在该情形下退火可以通过该温度条件来进行。下面将给出其详细描述。
结果，如图8D所示，可以获得掺杂金属原子（例如，W原子）的第一材料层100’。第一材料层100’可以对应于图1的第一材料层10或图7的第一材料层11。由于在图8B所示的操作中形成的金属层L11的厚度小，所以如图8D所示，在退火之后，金属层L11的大部分原子可以通过退火扩散，并因而没有金属层L11可保留在第一材料层100’上。
参照图8E，第二材料层200可以形成在第一材料层100’上。第二材料层200可以由第二金属氧化物形成，该第二金属氧化物是来自与第一金属氧化物相同的组或与第一金属氧化物不同的组。例如，第二金属氧化物可以包含Ta氧化物、Zr氧化物、Y氧化物、YSZ、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物当中的至少之一。第二金属氧化物可以具有化学计量成分或与化学计量成分相似的成分。例如，当第二金属氧化物包括Ta氧化物时，Ta氧化物可以是Ta2O5层或是具有与Ta2O5相似成分的层。第二材料层200可以对应于图1的第二材料层20或图7的第二材料层22。可以认为第一材料层100’和第二材料层200构成存储层M11。
图8C至图8E所示的操作可以在单个操作中连续（或者几乎同时）进行。例如，当在图8B所示的结构上进行等离子体氧化工艺时，金属层L11的金属原子可以扩散到第一材料层100中，且第二材料层200可以形成在第一材料层100’上。如上所述，等离子体氧化工艺可以在几百摄氏度的温度（例如，从约400°C到约700°C）下且在氧气氛中进行。由于温度条件，在金属原子通过退火扩散的同时，第一材料层100的上部可以被氧化，且因此可以形成第二材料层200。如上所述，在通过等离子体氧化工艺连续（或者几乎同时）进行金属原子的扩散和第二材料层200的形成的情况下，金属原子可能存在于第二材料层200中。换言之，第二材料层200可能掺杂金属原子。此外，在此情况下，由于第二材料层200是通过氧化第一材料层100’的上部而形成的层，所以第二材料层200可以由与构成第一材料层100’的材料相同组的材料（金属氧化物）形成。例如，如果第一材料层100’包含TaOx，则第二材料层200可以包含Ta2O5。然而，在金属原子的扩散和第二材料层200的形成分开进行的情况下，第二材料层200可以由与构成第一材料层100’的材料不同组的材料（金属氧化物）形成。此外，第二材料层200可不包含金属原子。
参照图8F，中间电极N11可以形成在存储层M11上。构成中间电极N11的材料可以与构成图1的第二电极E2或图7的第一中间电极N10的材料相对应。切换元件S11可以形成在中间电极N11上。切换元件S11可以对应于图7的第一切换元件S10。
然后，切换元件S11、中间电极N11、存储层M11和缓冲层B11可以被图案化。图案化的结果示于图8G中。参照图8G，图案化的缓冲层B11、存储层M11、中间电极N11和切换元件S11构成层叠结构SS11。层叠结构SS11可以对应于图7的第一层叠结构SS1。
参照图8H，层间绝缘层IL11可以形成在层叠结构SS11周围。层间绝缘层IL11可以具有与层叠结构SS1的厚度实质上相同的厚度。然后，第二配线W21可以形成在层叠结构SS11和层间绝缘层IL11上。第二配线W21可以具有线形形状。第二配线W21可以在交叉第一配线W11的方向上延伸。第二配线W21可以对应于图7的第二配线W20。第二配线W21的形状并不局限于线形形状并且可以变化。尽管未示出，但是高度与第二配线W21相同的绝缘层可以进一步形成在第二配线W21周围。
图8A至图8H中示出的制造方法仅仅是一示例，且可以对其进行各种修改。例如，金属掺杂方法可以以与金属层L11的形成和退火不同的方法来替代。具体地，第一材料层100可以通过共溅射方法（co-sputtering method）来掺杂金属。在此情况下，可以在形成第一材料层100的同时用金属掺杂第一材料层100。也可以对其进行各种其他的变形。
图9A至图9G是示出根据本发明另一实施例的存储装置的制造方法的截面图。
参照图9A，第一配线W12可以形成在衬底SUB12上。第一配线W12可以具有线形形状。尽管未示出，但是高度与第一配线W12相同的绝缘层可以进一步在第一配线W12周围形成在衬底SUB12上。
参照图9B，切换元件S12、中间电极N12、第三材料层300和第四材料层400可以按所述顺序形成在第一配线W12上。构成第三材料层300的材料可以对应于构成图1的第二材料层20的材料或图7的第三材料层33的材料。第四材料层400可以对应于图1的第一材料层10或图7的第四材料层44。预定的金属层L12可以形成在第四材料层400上。例如，金属层L12可以由钨(W)形成。金属层L12的厚度可以是约几nm。
参照图9C，金属层L12、第四材料层400和第三材料层300可以被退火。退火可以在几百摄氏度(°C)下进行。例如，退火可以在约300°C到约800°C的温度下进行。结果，金属层L12的金属原子（例如，W原子）可以扩散到第四材料层400中。结果，如图9D所示，可以获得掺杂金属原子（例如，W原子）的第四材料层400’。由于在图9B所示的操作中形成的金属层L12的厚度小，所以在退火之后可能没有金属层L12保留在第四材料层400’上。第三材料层300和第四材料层400’可以构成存储层M12。
参照图9E，缓冲层B12可以形成在第四材料层400’上。缓冲层B12可以对应于图1的缓冲层B1或图7的第二缓冲层B20。
然后，缓冲层B12、存储层M12、中间层N12和切换元件S12可以被图案化。图案化的结果示于图9F中。参照图9F，图案化的切换元件S12、中间层N12、存储层M12和缓冲层B12构成层叠结构SS22。层叠结构SS22可以对应于图7的第二层叠结构SS2。
参照图9G，层间绝缘层IL12可以形成在层叠结构SS22周围。层间绝缘层IL12可以具有与第二层叠结构S22的厚度实质上相同的厚度。然后，第二配线W22可以形成在层叠结构SS22和层间绝缘层IL12上。第二配线W22可以具有线形形状。第二配线W22可以沿交叉第一配线W12的方向延伸。第二配线W22的形状可以变化。尽管未示出，但是高度与第二配线W22相同的绝缘层可以进一步形成在第二配线W22周围。
图9A至图9G所示的制造方法仅仅是一示例，可以对其进行各种修改。例如，金属层L12的厚度和退火条件可以控制为使得不仅第四材料层400而且第三材料层300的至少一部分可以掺杂金属。金属掺杂方法可以以与金属层L12的形成和退火不同的方法替代。还可以对其进行各种其他的修改。
图10是示出X射线光电子谱（XPS）数据的图谱，其示出了根据本发明一实施例制造的存储层（对应于图8H的存储层M11）的深度方向的组分变化。这里，存储层包括Ta2O5层和W掺杂的TaOx层。W掺杂的TaOx层和Ta2O5层分别对应于图8H的第一材料层100’和第二材料层200。
参照图10，对应于Ta2O5的峰出现在XPS图谱的上部，而对应于TaOx的峰出现在XPS图谱的下部。该结构可以对应于图谱右侧示出的存储层结构。此外，对应于W的峰不仅出现在与TaOx对应的区域中而且出现在与Ta2O5对应的区域中。这意味着W不仅包含在TaOx层中而且包含在Ta2O5层中。因此，清楚地是，可以容易地形成包括Ta2O5层和W掺杂的TaOx层的存储层。
如上所述，根据一个或多个本发明的上述实施例，可以实现具有多位存储特性的非易失性存储元件及包括该存储元件的存储装置。非易失性存储元件可以用于改善存储装置的集成度和效率。
尽管已经参照本发明的示例性实施例具体示出并描述了本发明，但是本领域普通技术人员将理解，可以在形式和细节上进行各种变化而不脱离权利要求所限定的本发明的精神和范围。例如，对本领域普通技术人员而言明显地是，图1所示的存储元件也可以用作单位存储元件而非多位存储元件。此外，对本领域的普通技术人员而言明显地是，存储元件和存储装置的结构可以变化。具体地，至少一个附加材料层可以进一步包括在图1的存储元件中，且图1的存储元件不仅可以应用到图6和图7所示的交叉点存储装置，而且可以应用到各种其他存储装置。此外，本发明的构思可以应用到电阻存储装置及各种其他存储装置。此外，根据本发明实施例的存储装置的操作方法和制造方法也可以以各种方式进行修改。因此，本发明的范围不是由本发明的详细描述来限定而是由权利要求来限定，且在该范围内的所有改变将被理解为包括在本发明构思中。
相关申请交叉引用
本申请要求2011年11月11日提交至韩国知识产权局的韩国专利申请No.10-2011-0117779的优先权，其公开通过全文引用结合于此。

Claims (51)

1.一种非易失性存储元件，包括：
第一电极；
第二电极，与所述第一电极分隔开；以及
存储层，在所述第一电极和所述第二电极之间，
其中所述存储层包括第一材料层和第二材料层，且由于离子物种和离子空位的至少之一在该第一材料层和该第二材料层之间的移动，所述存储层具有电阻变化特性，且所述第一材料层和所述第二材料层当中的至少所述第一材料层掺杂金属。
2.根据权利要求1所述的非易失性存储元件，其中所述非易失性存储元件由于所述第一材料层而具有多位存储特性。
3.根据权利要求1所述的非易失性存储元件，其中所述第一材料层是氧供应层，且所述第二材料层是氧交换层。
4.根据权利要求1所述的非易失性存储元件，其中所述第一材料层包括第一金属氧化物。
5.根据权利要求4所述的非易失性存储元件，其中所述第一金属氧化物包括Ta氧化物、Zr氧化物、Y氧化物、氧化钇稳定的氧化锆、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物中的至少之一。
6.根据权利要求5所述的非易失性存储元件，其中所述第一金属氧化物包括TaOx，其中0＜x＜2.5。
7.根据权利要求4所述的非易失性存储元件，其中所述第二材料层包括第二金属氧化物，该第二金属氧化物是与所述第一金属氧化物相同的类型或不同的类型。
8.根据权利要求7所述的非易失性存储元件，其中所述第二材料层具有比所述第一材料层的氧浓度高的氧浓度。
9.根据权利要求7所述的非易失性存储元件，其中所述第二金属氧化物包括Ta氧化物、Zr氧化物、Y氧化物、氧化钇稳定的氧化锆、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物中的至少之一。
10.根据权利要求9所述的非易失性存储元件，其中所述第二金属氧化物包括Ta2O5。
11.根据权利要求1所述的非易失性存储元件，其中所述金属包括钨(W)。
12.根据权利要求11所述的非易失性存储元件，其中所述第一材料层包括W掺杂的TaO2，且所述第二材料层包括Ta2O5。
13.根据权利要求1所述的非易失性存储元件，还包括插置在所述第一电极和所述存储层之间的缓冲层。
14.根据权利要求13所述的非易失性存储元件，其中所述缓冲层包括提高所述第一电极和所述存储层之间的势垒的材料。
15.根据权利要求13所述的非易失性存储元件，其中所述缓冲层包括AlOx、SiOx、SiNx、ZrOx、HfOx及其混合物中的至少之一。
16.根据权利要求13所述的非易失性存储元件，其中所述缓冲层包括具有比所述存储层的原子间结合能高的原子间结合能的材料。
17.一种存储装置，包括权利要求1所述的非易失性存储元件。
18.根据权利要求17所述的存储装置，还包括电连接到所述非易失性存储元件的切换元件。
19.一种存储装置，包括：
多个第一配线，彼此平行地布置；
多个第二配线，布置为彼此平行且交叉所述多个第一配线以形成多个交叉点；以及
多个存储单元，所述多个存储单元的每个布置在所述多个交叉点的一个处，
其中所述多个存储单元的每个包括存储层，
所述存储层包括第一材料层和第二材料层，
由于离子物种和离子空位的至少之一在所述第一材料层和所述第二材料层之间的移动，所述存储层具有电阻变化特性，且
所述第一材料层和所述第二材料层当中的至少所述第一材料层掺杂金属。
20.根据权利要求19所述的存储装置，其中所述存储层由于所述第一材料层而具有多位存储特性。
21.根据权利要求19所述的存储装置，其中所述第一材料层是氧供应层，且所述第二材料层是氧交换层。
22.根据权利要求19所述的存储装置，其中所述第一材料层包括第一金属氧化物，所述第二材料层包括第二金属氧化物，该第二金属氧化物是与所述第一金属氧化物相同的类型或不同的类型。
23.根据权利要求22所述的存储装置，其中所述第一金属氧化物包括Ta氧化物、Zr氧化物、Y氧化物、氧化钇稳定的氧化锆、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物中的至少之一。
24.根据权利要求23所述的存储装置，其中所述第一金属氧化物包括TaOx，其中0＜x＜2.5。
25.根据权利要求22所述的存储装置，其中所述第二金属氧化物包括Ta氧化物、Zr氧化物、Y氧化物、氧化钇稳定的氧化锆、Ti氧化物、Hf氧化物、Mn氧化物、Mg氧化物及其混合物中的至少之一。
26.根据权利要求19所述的存储装置，其中所述金属包括钨(W)。
27.根据权利要求26所述的存储装置，其中所述第一材料层包括W掺杂的TaO2，且所述第二材料层包括Ta2O5。
28.根据权利要求19所述的存储装置，其中所述存储单元还包括电连接到所述存储层的切换元件。
29.根据权利要求19所述的存储装置，其中所述存储单元还包括设置在所述第一配线和所述存储层之间的缓冲层。
30.根据权利要求19所述的存储装置，其中所述多个存储单元是多个第一存储单元，所述多个交叉点是多个第一交叉点，且所述多个存储装置还包括：
多个第三配线，布置在所述多个第二配线上并交叉所述多个第二配线以形成多个第二交叉点；以及
多个第二存储单元，所述多个第二存储单元的每个布置在所述多个第二交叉点的一个处。
31.根据权利要求30所述的存储装置，其中所述多个第二存储单元的每个具有所述多个第一存储单元的反转结构，或者具有与所述多个第一存储单元相同的结构。
32.一种存储装置的操作方法，该存储装置包括非易失性存储元件，所述方法包括：
通过控制施加到所述非易失性存储元件的电流以将所述非易失性存储元件调整至多个电流水平，形成所述非易失性存储元件的多个ON-状态；以及
将所述多个ON-状态对应于多个第一数据位。
33.根据权利要求32所述的方法，其中施加到所述非易失性存储元件的所述电流由电连接到所述非易失性存储元件的切换元件来控制。
34.根据权利要求32所述的方法，还包括：
将所述非易失性存储元件重置到OFF-状态；以及
将所述非易失性存储元件的OFF-状态对应于第二数据位。
35.根据权利要求32所述的方法，其中所述多个ON-状态至少包括第一ON-状态、第二ON-状态和第三ON-状态。
36.根据权利要求32所述的方法，其中所述非易失性存储元件具有多位存储特性。
37.根据权利要求32所述的方法，其中所述非易失性存储元件包括存储层，
所述存储层包括第一材料层和第二材料层，
所述存储层由于离子物种和离子空位的至少之一在所述第一材料层和所述第二材料层之间的移动而具有电阻变化特性，以及
所述第一材料层和所述第二材料层中的至少所述第一材料层掺杂金属。
38.根据权利要求37所述的方法，其中所述金属包括钨(W)。
39.根据权利要求37所述的方法，其中所述第一材料层是氧供应层，且所述第二材料层是氧交换层。
40.根据权利要求37所述的方法，其中所述第一材料层包括第一金属氧化物，且所述第二材料层包括第二金属氧化物。
41.一种存储装置的制造方法，该方法包括：
形成第一电极；
在所述第一电极上形成存储层，其中所述存储层包括第一材料层和第二材料层，且所述存储层由于离子物种和离子空位的至少之一在该第一材料层和该第二材料层之间的移动而具有电阻变化特性，且所述第一材料层和所述第二材料层中的至少所述第一材料层掺杂金属；以及
在所述存储层上形成第二电极。
42.根据权利要求41所述的方法，其中形成所述存储层包括：
在所述第一电极上形成第一材料层；
在所述第一材料层上形成金属层；以及
将所述金属层的金属原子扩散到所述第一材料层中。
43.根据权利要求42所述的方法，其中将所述金属原子扩散到所述第一材料层中通过等离子体氧化工艺来进行。
44.根据权利要求43所述的方法，其中所述第二材料层通过所述等离子体氧化工艺形成在所述第一材料层上。
45.根据权利要求41所述的方法，其中所述非易失性存储元件由于所述第一材料层而具有多位存储特性。
46.根据权利要求41所述的方法，其中所述第一材料层包括第一金属氧化物，所述第二材料层包括第二金属氧化物，该第二金属氧化物是与所述第一金属氧化物相同的类型或不同的类型。
47.根据权利要求41所述的方法，其中所述金属包括钨(W)。
48.根据权利要求41所述的方法，还包括在所述第一电极和所述存储层之间形成缓冲层。
49.根据权利要求48所述的方法，其中形成所述缓冲层包括利用配置用于提高所述第一电极和所述第二电极之间的势垒的材料。
50.根据权利要求48所述的方法，其中形成所述缓冲层包括利用具有比所述存储层的原子间结合能高的原子间结合能的材料。
51.根据权利要求41所述的方法，还包括形成电连接到所述存储层的切换元件。
CN201210447188.5A 2011-11-11 2012-11-09 非易失性存储元件及包括该非易失性存储元件的存储装置 Pending CN103107283A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110117779A KR20130052371A (ko) 2011-11-11 2011-11-11 비휘발성 메모리요소 및 이를 포함하는 메모리소자
KR10-2011-0117779 2011-11-11

Publications (1)

Publication Number Publication Date
CN103107283A true CN103107283A (zh) 2013-05-15

Family

ID=47143736

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210447188.5A Pending CN103107283A (zh) 2011-11-11 2012-11-09 非易失性存储元件及包括该非易失性存储元件的存储装置

Country Status (4)

Country Link
US (1) US20130121060A1 (zh)
EP (1) EP2592624A3 (zh)
KR (1) KR20130052371A (zh)
CN (1) CN103107283A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347799A (zh) * 2013-07-30 2015-02-11 华邦电子股份有限公司 电阻式存储器及其制造方法
CN105552219A (zh) * 2015-12-10 2016-05-04 上海交通大学 具有自整流特性的rram存储单元结构及其制备方法
CN107221599A (zh) * 2017-05-25 2017-09-29 中国科学院微电子研究所 一种优化氧化物基的阻变存储器性能的方法
CN113611722A (zh) * 2020-05-12 2021-11-05 联芯集成电路制造(厦门)有限公司 电阻式存储装置以及其制作方法
WO2023065195A1 (zh) * 2021-10-21 2023-04-27 华为技术有限公司 铁电器件、存储装置及电子设备

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102918638A (zh) * 2010-04-19 2013-02-06 惠普发展公司，有限责任合伙企业 具有部分氧化电极的纳米级开关器件
CN103117359B (zh) * 2013-02-07 2015-04-15 北京大学 一种高可靠性非挥发存储器及其制备方法
US8913418B2 (en) * 2013-03-14 2014-12-16 Intermolecular, Inc. Confined defect profiling within resistive random memory access cells
CN103280405A (zh) * 2013-05-28 2013-09-04 清华大学 超薄混合氧化层的堆叠结构的形成方法
KR101956795B1 (ko) * 2013-11-15 2019-03-13 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP6386349B2 (ja) * 2014-11-19 2018-09-05 東芝メモリ株式会社 不揮発性記憶装置
US10516104B2 (en) * 2015-09-25 2019-12-24 Intel Corporation High retention resistive random access memory
WO2018044256A1 (en) * 2016-08-29 2018-03-08 Intel Corporation Resistive random access memory devices
KR102578854B1 (ko) 2016-12-31 2023-09-19 에스케이하이닉스 주식회사 저항성 메모리 소자 및 이의 제조 방법
KR102512794B1 (ko) 2018-01-17 2023-03-23 에스케이하이닉스 주식회사 전자 장치
US11641787B2 (en) * 2018-03-28 2023-05-02 Institute of Microelectronics, Chinese Academy of Sciences Self-rectifying resistive memory and fabrication method thereof
US10803396B2 (en) 2018-06-19 2020-10-13 Intel Corporation Quantum circuit assemblies with Josephson junctions utilizing resistive switching materials
KR102137813B1 (ko) * 2018-08-27 2020-07-24 한국세라믹기술원 멤리스터 소자 및 그 제조 방법
JP2021136301A (ja) * 2020-02-26 2021-09-13 キオクシア株式会社 不揮発性半導体記憶装置及びその製造方法
CN114093908A (zh) 2020-08-24 2022-02-25 联华电子股份有限公司 混合式随机存取存储器的系统架构、结构以及其制作方法
US11456418B2 (en) 2020-09-10 2022-09-27 Rockwell Collins, Inc. System and device including memristor materials in parallel
US11462267B2 (en) 2020-12-07 2022-10-04 Rockwell Collins, Inc. System and device including memristor material
US11631808B2 (en) 2020-12-07 2023-04-18 Rockwell Collins, Inc. System and device including memristor material
US11469373B2 (en) * 2020-09-10 2022-10-11 Rockwell Collins, Inc. System and device including memristor material
KR20220041567A (ko) 2020-09-25 2022-04-01 에스케이하이닉스 주식회사 가변 저항 메모리 소자 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4297136B2 (ja) * 2006-06-07 2009-07-15 ソニー株式会社 記憶装置
US7569459B2 (en) * 2006-06-30 2009-08-04 International Business Machines Corporation Nonvolatile programmable resistor memory cell
DE602008006652D1 (de) * 2007-06-05 2011-06-16 Panasonic Corp Nicht flüchtiges speicherelement, verfahren zu seiner herstellung sowie nicht flüchtige halbleitervorrichtung mit dem nicht flüchtigen speicherelement
US7777215B2 (en) * 2007-07-20 2010-08-17 Macronix International Co., Ltd. Resistive memory structure with buffer layer
KR101482814B1 (ko) * 2007-07-25 2015-01-14 인터몰레큘러 인코퍼레이티드 다중상태 비휘발성 메모리 소자
US7936585B2 (en) * 2009-07-13 2011-05-03 Seagate Technology Llc Non-volatile memory cell with non-ohmic selection layer
US8045364B2 (en) * 2009-12-18 2011-10-25 Unity Semiconductor Corporation Non-volatile memory device ion barrier
KR20120139082A (ko) * 2011-06-16 2012-12-27 삼성전자주식회사 멀티비트 메모리요소, 이를 포함하는 메모리소자 및 이들의 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347799A (zh) * 2013-07-30 2015-02-11 华邦电子股份有限公司 电阻式存储器及其制造方法
CN105552219A (zh) * 2015-12-10 2016-05-04 上海交通大学 具有自整流特性的rram存储单元结构及其制备方法
CN107221599A (zh) * 2017-05-25 2017-09-29 中国科学院微电子研究所 一种优化氧化物基的阻变存储器性能的方法
CN113611722A (zh) * 2020-05-12 2021-11-05 联芯集成电路制造(厦门)有限公司 电阻式存储装置以及其制作方法
US11283013B2 (en) 2020-05-12 2022-03-22 United Semiconductor (Xiamen) Co., Ltd. Resistive memory device and manufacturing method thereof
US11778930B2 (en) 2020-05-12 2023-10-03 United Semiconductor (Xiamen) Co., Ltd. Manufacturing method of resistive memory device
WO2023065195A1 (zh) * 2021-10-21 2023-04-27 华为技术有限公司 铁电器件、存储装置及电子设备

Also Published As

Publication number Publication date
US20130121060A1 (en) 2013-05-16
EP2592624A3 (en) 2015-03-25
EP2592624A2 (en) 2013-05-15
KR20130052371A (ko) 2013-05-22

Similar Documents

Publication Publication Date Title
CN103107283A (zh) 非易失性存储元件及包括该非易失性存储元件的存储装置
US8599608B2 (en) GCIB-treated resistive device
EP2561545B1 (en) Nanoscale switching devices with partially oxidized electrodes
US8772750B2 (en) Non-volatile memory elements and memory devices including the same
US8445882B2 (en) Non-volatile memory element and memory device including the same
CN102376886A (zh) 非易失性存储元件及包括其的存储装置
EP2847794B1 (en) Switching device structures and methods
CN102832337A (zh) 多位存储元件、存储装置及其制造方法
KR101457812B1 (ko) 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자, 이의 제조방법 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이
CN102956822A (zh) 非易失性存储元件及包括该非易失性存储元件的存储装置
Waser Electrochemical and thermochemical memories
KR101317755B1 (ko) 문턱 스위칭 특성을 지니는 저항체를 포함하는 비휘발성메모리 소자, 이를 포함하는 메모리 어레이 및 그 제조방법
KR102464065B1 (ko) 스위칭 소자, 이의 제조 방법, 스위칭 소자를 선택 소자로서 포함하는 저항 변화 메모리 장치
US9019744B2 (en) Barrier design for steering elements
WO2017019068A1 (en) Non-volatile resistance memory devices including a volatile selector with copper and tantalum oxide
WO2017019070A1 (en) Non-volatile resistance memory devices including a volatile selector with copper and silicon dioxide

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130515