CN103081075A - 硅蚀刻液以及使用其的晶体管的制造方法 - Google Patents

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Abstract

本发明提供一种蚀刻液以及使用其的晶体管的制造方法,所述蚀刻液用于晶体管的制造方法中的由硅形成的虚拟栅的蚀刻,选择性地蚀刻该由硅形成的虚拟栅,所述晶体管的制造方法为:利用去除由硅形成的虚拟栅并将其替换为铝金属栅的方法,来制造具有至少由高介电材料膜和铝金属栅形成的层叠体的晶体管的方法。一种硅蚀刻液以及使用其的晶体管的制造方法,其用于上述由硅形成的虚拟栅的蚀刻,所述硅蚀刻液含有:选自氨、二胺以及通式(1)表示的多胺中的至少一种碱性化合物0.1~40重量%,选自通式(2)表示的多元醇中的至少一种5~50重量%,以及水40~94.9重量%。

Description

硅蚀刻液以及使用其的晶体管的制造方法
技术领域
本发明涉及一种蚀刻液以及使用其的晶体管的制造方法,其用于晶体管的制造方法中的由硅形成的虚拟栅的蚀刻,选择性地蚀刻该由硅形成的虚拟栅,该晶体管的制造方法的特征在于,使用具有至少层叠高介电材料膜和由硅形成的虚拟栅而成的虚拟栅层叠体的结构体,将该虚拟栅替换为铝金属栅。
背景技术
一直以来,半导体通过缩小晶体管的栅长度、栅厚度的所谓微细化来改善性能、成本、功耗。但是,为了达成当今要求的微细化,对于使用氧化硅的现有栅绝缘膜而言,栅厚度变得过薄,隧道电流引起的泄漏电流增大,功耗变大。进而,近年来,使用半导体元件的设备中,移动电话、笔记本电脑、便携式音乐播放器等随身携带着使用的设备逐渐变多。此时,往往由可充电电池来供给电力,因此,以长时间使用为目标,对半导体元件要求低功耗。因此,为了减少待机时的泄漏电流,设想出了如下技术:作为构成晶体管的绝缘材料与栅电极的组合,使用高介电材料与金属栅来代替一直以来使用的氧化硅与多晶硅。此时,作为可选择的金属之一,可列举出铝(专利文献1)。
对于该高介电材料和金属栅的制造方法提出了各种各样的方案,作为方法之一,有如下的被称为后栅极(gate-last)的方法:以高介电材料与多晶硅的组合制作晶体管形状后,去除多晶硅,替换为金属栅(非专利文献1)。图1中通过剖面示意图示出使用高介电材料的半导体元件中的、去除多晶硅前的晶体管的一部分。蚀刻该多晶硅时,在该多晶硅的周围存在铝、层间绝缘膜、侧壁以及高介电材料膜,它们是不能被蚀刻的部位。因此,需要不蚀刻铝、层间绝缘膜、侧壁以及高介电材料,而蚀刻多晶硅的技术。
作为蚀刻多晶硅的方法已知干法蚀刻(专利文献1)。但是,对于干法蚀刻,由于铝、层间绝缘膜也会被蚀刻,因此需要在铝和层间绝缘膜上设置光致抗蚀剂等保护膜。设置保护膜时,制造工序变得复杂,担心会导致成品率的降低、制造成本的增大。进而,为了去除光致抗蚀剂而进行的灰化处理会对铝和层间绝缘膜造成损害,因而存在使晶体管的性能降低的顾虑。另外,通常,为了防止微小的硅残留,进行比由硅的每单位时间的蚀刻量(后面称为蚀刻速率)计算的蚀刻处理时间更长时间地蚀刻的过度蚀刻。对于干法蚀刻,过度蚀刻时,有时将硅的蚀刻后露出的高介电材料蚀刻或使其劣化,因此有时晶体管的性能会降低。
作为通过湿法蚀刻法来蚀刻硅的洗涤液,已知各种碱性洗涤液(非专利文献2)。但是,这些洗涤液不仅蚀刻多晶硅,也蚀刻铝(参照比较例1)。
作为不蚀刻铝而蚀刻硅的技术,提出了在氢氧化四甲基铵中溶解有硅的硅各向异性蚀刻液(专利文献2)。但是,该技术以在高温下使用为前提,因此,近年来,在湿法蚀刻中,为了抑制微粒而使用通常用于半导体制造的、分别洗涤每一片硅晶片的单片洗涤装置时,无法提供稳定的蚀刻能力。在单片洗涤装置中能够使用的温度下使用时,硅的蚀刻速率过小,因此无法用于包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻。另外,温度下降时生成沉淀,因此无法用于像半导体的晶体管部那样甚至不允许微小的微粒残留的工序。进而,对于该技术而言,不足以适用于甚至不允许微小的铝蚀刻的半导体的晶体管形成工序(参照比较例2)。
作为能够不蚀刻铝、铝合金而仅选择性且各向异性地蚀刻硅的蚀刻剂组合物,提出了在碱水溶液中添加还原性化合物和防腐剂而成的碱系蚀刻剂组合物(专利文献3)。但是,该技术由于铝的蚀刻速率过大而无法用于包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻(参照比较例3)。
作为抑制铝的蚀刻、去除氯的技术,提出了含有季铵氢氧化物、糖类或糖醇的水溶液(专利文献4)。但是,专利文献4从去除氯的观点来防止铝的蚀刻,并没有提及该碱性剥离液的硅的蚀刻能力。即,专利文献4与以不蚀刻铝膜而蚀刻硅为目的的本发明的技术构思不同。进而,专利文献4中公开的水溶液的硅的蚀刻速率过小,因此无法用于作为本发明的对象的包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻(参照比较例4)。
另外,提出了抑制铝的蚀刻、减弱粘接薄膜的粘接力的剥离液(专利文献5)。但是,专利文献5提出了从不妨碍减弱粘接薄膜的粘接力的能力的观点来防止铝的蚀刻的碱性剥离液,并没有提及该碱性剥离液的硅的蚀刻能力。因此,专利文献5与以不蚀刻铝膜而蚀刻硅为目的的本发明的技术不同。进而,根据记载,专利文献5中可以使用的剥离液只要是呈碱性的溶液就没有特别限定。但是,可以用于硅的蚀刻的呈碱性的化合物是有限定的。即,根据专利文献5来类推适用于本发明的化合物并不容易(参照比较例5)。
作为抑制铝的蚀刻、去除聚酰亚胺取向膜的技术,提出了含有季铵氢氧化物、三烷基胺、醇或烷基醚的水溶液(专利文献6)。但是,该洗涤液的硅的蚀刻能力小,无法用于本目的(参照比较例6)。
因此,在利用去除由硅形成的虚拟栅、替换为铝金属栅的方法来制造具有至少由高介电材料膜和铝金属栅形成的层叠体的晶体管的方法中,强烈需要选择性地去除该虚拟栅的蚀刻液。
现有技术文献
专利文献
专利文献1:美国专利第7316949号说明书
专利文献2:日本特开平4-370932号公报
专利文献3:日本特开2007-214456号公报
专利文献4:日本特开平4-48633号公报
专利文献5:日本特开2005-229053号公报
专利文献6:日本特开2006-8932号公报
非专利文献
非专利文献1:应用物理76,9,2007,p.1006
非专利文献2:微机械/MEMS技术大全2003,p.111
附图说明
图1是去除硅前的、使用了高介电材料的晶体管的剖面图。
附图标记说明
1:虚拟栅(硅)
2:高介电材料膜
3:侧壁
4:层间绝缘膜
5:隔离物(isolation)
6:源极/漏极
7:基板
发明内容
发明要解决的问题
本发明的目的在于,提供一种蚀刻液以及使用其的晶体管的制造方法,所述蚀刻液用于晶体管的制造方法中的由硅形成的虚拟栅的蚀刻,选择性地蚀刻该由硅形成的虚拟栅,所述晶体管的制造方法为:利用去除由硅形成的虚拟栅并将其替换为铝金属栅的方法,来制造具有至少由高介电材料膜和铝金属栅形成的层叠体的晶体管的方法。
用于解决问题的方案
本发明人等为了达成前述目的而反复进行了深入研究,结果发现,对于由硅形成的虚拟栅的蚀刻使用特定的硅蚀刻液,能够达成该目的。本发明是根据上述见解而完成的。即,本发明的要旨如下。
1.一种硅蚀刻液,其含有选自氨、二胺以及通式(1)表示的多胺中的至少一种碱性化合物0.1~40重量%,选自通式(2)表示的多元醇中的至少一种5~50重量%,以及水40~94.9重量%,其用于晶体管的制造方法中的由硅形成的虚拟栅的蚀刻,该晶体管的制造方法的特征在于,使用在基板上具有至少层叠高介电材料膜和由硅形成的虚拟栅而成的虚拟栅层叠体、按照覆盖该层叠体的侧面的方式设置的侧壁以及按照覆盖该侧壁的方式设置的层间绝缘膜的结构体,将该虚拟栅替换为铝金属栅。
H2N-(CH2CH2NH)m-H…(1)
(m为2~5的整数。)
H-(CH(OH))n-H…(2)
(n为3~6的整数。)
2.根据上述1所述的硅蚀刻液,其中,二胺和通式(1)表示的多胺为选自乙二胺、1,2-丙二胺、1,3-丙二胺、二乙三胺以及三乙四胺中的至少一种。
3.根据上述1所述的硅蚀刻液,其中,通式(2)表示的多元醇为选自甘油、内消旋赤藓糖醇、木糖醇以及山梨糖醇中的至少一种。
4.根据上述1所述的硅蚀刻液,其中,形成高介电材料膜的高介电材料为HfO2、HfSiO、HfSiON、HfLaO、HfLaON、HfTiSiON、HfAlSiON、HfZrO或者Al2O3
5.一种晶体管的制造方法,其特征在于,使用在基板上具有至少层叠高介电材料膜和由硅形成的虚拟栅而成的虚拟栅层叠体、按照覆盖该层叠体的侧面的方式设置的侧壁以及按照覆盖该侧壁的方式设置的层间绝缘膜的结构体,具有以下的工序(I),且将该虚拟栅替换为铝金属栅。
工序(I):使用含有选自氨、二胺以及通式(1)表示的多胺中的至少一种碱性化合物0.1~40重量%、选自通式(2)表示的多元醇中的至少一种5~50重量%、以及水40~94.9重量%的蚀刻液蚀刻硅的工序。
H2N-(CH2CH2NH)m-H…(1)
(m为2~5的整数。)
H-(CH(OH))n-H…(2)
(n为3~6的整数。)
6.根据上述5所述的晶体管的制造方法,其中,形成高介电材料膜的高介电材料为HfO2、HfSiO、HfSiON、HfLaO、HfLaON、HfTiSiON、HfAlSiON、HfZrO或者Al2O3
7.根据上述5所述的晶体管的制造方法,其中,二胺和通式(1)表示的多胺为选自乙二胺、1,2-丙二胺、1,3-丙二胺、二乙三胺以及三乙四胺中的至少一种。
8.根据上述5所述的晶体管的制造方法,其中,通式(2)表示的多元醇为选自甘油、内消旋赤藓糖醇、木糖醇以及山梨糖醇中的至少一种。
发明的效果
根据本发明,在利用去除由硅形成的虚拟栅并将其替换为铝金属栅的方法来制造具有至少由高介电材料膜和铝金属栅形成的层叠体的晶体管的方法中,能够选择性地去除硅,能够以良好的成品率制造高精度、高品质的晶体管。
具体实施方式
[硅蚀刻液]
本发明的硅蚀刻液是含有选自氨、二胺以及通式(1)表示的多胺中的至少一种碱性化合物0.1~40重量%、选自通式(2)表示的多元醇中的至少一种5~50重量%、以及水40~94.9重量%的液体,其用于晶体管的制造方法中的由硅形成的虚拟栅的蚀刻,该晶体管的制造方法的特征在于,使用在基板上具有至少层叠高介电材料膜和由硅形成的虚拟栅而成的虚拟栅层叠体、按照覆盖该层叠体的侧面的方式设置的侧壁以及按照覆盖该侧壁的方式设置的层间绝缘膜的结构体,将该虚拟栅替换为铝金属栅。
H2N-(CH2CH2NH)m-H…(1)
(m为2~5的整数。)
H-(CH(OH))n-H…(2)
(n为3~6的整数。)
本发明中使用的碱性化合物为蚀刻硅的化合物,为选自氨、二胺以及通式(1)表示的多胺中的至少一种化合物。作为本发明的硅蚀刻液中所含的二胺,可优选地列举出乙二胺、1,2-丙二胺、1,3-丙二胺等,作为通式(1)表示的多胺,可优选地列举出二乙三胺和三乙四胺等。
蚀刻液中的碱性化合物的浓度通常为0.1~40重量%,优选为0.2~40重量%,更优选为0.3~30重量%。
本发明的硅蚀刻液中的多元醇为选自通式(2)表示的化合物中的一种以上。作为通式(2)表示的多元醇的优选的具体例子,有甘油、内消旋赤藓糖醇、木糖醇、山梨糖醇。
蚀刻液中的多元醇的浓度通常为5~50重量%,优选为6~40重量%,更优选为7~30重量%。多元醇的浓度为5重量%以上时,能够得到充分的防止铝腐蚀的效果。另一方面,多元醇的浓度为50重量%以下时,硅蚀刻能力充分。
对于本发明的硅蚀刻液,也可以根据期望、在不损害本发明的目的的范围内配混一直以来用于蚀刻液的像表面活性剂、防腐剂那样的添加剂。
《结构体》
本发明的硅蚀刻液用于结构体的、由硅形成的虚拟栅的蚀刻,所述结构体在基板上具有包含高介电材料膜以及由硅形成的虚拟栅的虚拟栅层叠体、按照覆盖该层叠体的侧面的方式设置的侧壁以及按照覆盖该侧壁的方式设置的层间绝缘膜。此处,图1中示出具有通过本发明的蚀刻液蚀刻的虚拟栅的结构体的剖面图。图1所示的结构体为如下结构体:在基板7上具有层叠高介电材料膜2和由硅形成的虚拟栅1而成的虚拟栅层叠体、按照覆盖该层叠体的侧面的方式设置的侧壁3以及按照覆盖该侧壁3的方式设置的层间绝缘膜4。
图1中虽未示出,但结构体也可以具有虚拟栅1已经替换为铝金属栅的部分。此处,铝金属栅为含有铝金属的金属栅,该金属栅可以不是100%由铝形成的,从有效地得到本发明的效果的观点来看,铝的含量优选为50%以上。另外,可以将全部的虚拟栅替换为铝金属栅,也可以替换一部分。这是因为,在发明中,在晶体管的一部分部位中使用铝时,能够得到不蚀刻该部位而选择性地蚀刻形成虚拟栅的硅这一本发明的效果。
另外,图1中示出可以通过离子注入等方法形成的源极/漏极6、隔离物5,但通常高介电材料膜2按照覆盖源极/漏极6之间的方式设置在基板7的表面上。
在可以使用本发明的蚀刻液的结构体中,作为用于基板7的基板材料,可优选地列举出硅、非晶硅、多晶硅、玻璃等,作为可以用于金属栅等的布线材料,至少可以使用铝,也可以使用铝之外的材料,例如铜、钨、钛-钨、铝合金、铬、铬合金等布线材料。
另外,作为用于层间绝缘膜4的材料,可以优选地使用基于高密度等离子体化学气相沉积法的氧化硅膜(HDP)、四乙氧基硅烷(TEOS)、硼磷硅玻璃(Boron Phosphor Silicate Glass,BPSG)等,作为用于侧壁3的材料,优选使用氮化硅(SiN)等,作为高介电材料,优选使用HfO2、Al2O3、或在它们中包含硅原子和/或氮原子和/或La、Ti、Zr等金属的材料。用于层间绝缘膜4、侧壁3、高介电材料膜2的材料不限定于此。
由图1可知,本发明的硅蚀刻液在蚀刻由硅形成的虚拟栅1时,首先与该结构体的铝金属栅(未图示)、层间绝缘膜4以及侧壁3接触。进而,逐渐蚀刻该虚拟栅1时,从该虚拟栅1的下方露出高介电材料膜2,因此与该高介电材料膜2接触。在这种状况下,本发明的硅蚀刻液具有不蚀刻铝金属栅(未图示)、层间绝缘膜4、侧壁3以及高介电材料膜2,而选择性地蚀刻由硅形成的虚拟栅1的特性,因而能够防止晶体管的各部位的损伤,能够以良好的成品率制造高精度、高品质的晶体管。
《虚拟栅的蚀刻》
本发明的硅蚀刻液的使用温度、即蚀刻虚拟栅时的温度通常为20~80℃左右的范围,优选为20~70℃,更优选为20~60℃,根据蚀刻的条件、所使用的基板材料来适宜地选择即可。
基于本发明的硅蚀刻液的处理时间、即虚拟栅的蚀刻时间通常为0.1~10分钟左右的范围,优选为0.2~8分钟,更优选为0.3~5分钟,根据蚀刻的条件、所使用的基板材料来适宜地选择即可。
[晶体管的制造方法]
本发明的晶体管的制造方法的特征在于,使用在基板上具有至少层叠高介电材料膜和由硅形成的虚拟栅而成的虚拟栅层叠体、按照覆盖该层叠体的侧面的方式设置的侧壁以及按照覆盖该侧壁的方式设置的层间绝缘膜的结构体,具有使用含有选自氨、二胺以及通式(1)表示的多胺中的至少一种碱性化合物0.1~40重量%、选自通式(2)表示的多元醇中的至少一种5~50重量%、以及水40~94.9重量%的蚀刻液即本发明的蚀刻液来蚀刻硅的工序,并且将该虚拟栅替换为铝金属栅。
H2N-(CH2CH2NH)m-H…(1)
(m为2~5的整数。)
H-(CH(OH))n-H…(2)
(n为3~6的整数。)
在本发明的晶体管的制造方法中,结构体、蚀刻液如上所述。另外,使用本发明的蚀刻液时的使用温度、处理时间也如上所述。
在使用本发明的蚀刻液的蚀刻工序中,可以根据需要组合使用超声波。另外,根据本发明的制造方法,作为去除基板上的蚀刻残渣后的冲洗液,不需要使用像醇那样的有机溶剂,仅用水冲洗就足够。
《其它工序》
本发明的晶体管的制造方法只要具有使用上述本发明的蚀刻液的蚀刻工序就没有特别限制,作为本发明的优选的晶体管的制造方法的一个方式,可列举出依次具有如下工序的制造方法:工序(A),在基板上形成高介电材料膜的工序;工序(B),在该高介电材料膜上形成由硅形成的虚拟栅,形成包含高介电材料膜及虚拟栅的层叠体的工序;工序(C),按照覆盖该层叠体的侧面的方式形成侧壁的工序;工序(D),按照覆盖该侧壁的方式形成层间绝缘膜的工序;工序(E),硅自然氧化膜的蚀刻工序;工序(1),使用上述本发明的蚀刻液的虚拟栅的蚀刻工序;以及工序(F),在该高介电材料膜上形成铝金属栅,形成包含高介电材料膜及铝金属栅的层叠体的工序。对上述工序(A)~(F)没有特别限制,可以依据晶体管的制造方法中的各工序中通常采用的方法。
<硅自然氧化膜的蚀刻(工序(E))>
如图1所示,虚拟栅1由多晶硅等硅材料形成,而该硅材料在晶体管的制造过程中与空气接触,因此有时其表面发生自然氧化,形成硅自然氧化膜。因此,在本发明的制造方法中,优选在使用本发明的蚀刻液的虚拟栅1的蚀刻工序(工序(1))前预先蚀刻硅自然氧化膜6。通过具有这样的工序,使用本发明的蚀刻液的虚拟栅的蚀刻工序能够高效地进行,从而能够以良好的成品率制造高精度、高品质的晶体管。
在本工序(E)中,为了蚀刻硅自然氧化膜,可以使用现有常用的、例如包含氢氟酸等氟化合物的蚀刻液等。另外,在本工序(E)中,由于与结构体的铝金属栅(未图示)、层间绝缘膜4以及侧壁3接触,因而优选使用能够不损伤这些部位的、即具有选择性地蚀刻硅自然氧化膜的性能的蚀刻液。作为这种蚀刻液,优选使用含有0.01~8重量%的氟化合物、20~90重量%的水溶性有机溶剂以及水的蚀刻液。
氟化合物的优选的具体例子有氢氟酸、氟化铵、酸式氟化铵。更优选为氟化铵、酸式氟化铵。在本发明中,这些氟化合物可以单独或组合两种以上来配混。
作为水溶性有机溶剂,可优选地列举出乙醇、2-丙醇、乙二醇、二乙二醇等醇类;二乙二醇单甲醚、二乙二醇单丁醚、二丙二醇单甲醚、二丙二醇单丙醚等二醇醚类;N,N-二甲基甲酰胺、N,N-二甲基乙酰胺、N-甲基-2-吡咯烷酮等酰胺类;二甲亚砜等。这些水溶性有机溶剂可以单独或组合两种以上来使用。
另外,对于本工序(E)中使用的蚀刻液,可以在5重量%以下的水平范围内加入盐酸、硝酸、硫酸、磷酸等无机酸;醋酸、丙酸、草酸、甲磺酸等有机酸。这些酸可以单独或组合两种以上来使用。
《晶体管》
通过本发明的制造方法得到的晶体管在基板7上具有至少层叠高介电材料膜2和铝金属栅(未图示)而成的层叠体、按照覆盖该层叠体的侧面的方式设置的侧壁3、按照覆盖该侧壁3的方式设置的层间绝缘膜4,即,在供给于通过本发明的蚀刻液蚀刻的工序的、图1所示的结构体中,已将虚拟栅1替换为铝金属栅。另外,如图1所示,通过本发明的制造方法得到的晶体管具有源极/漏极6以及隔离物5,高介电材料膜2按照覆盖该源极/漏极6之间的方式设置在基板7的表面上。
在通过本发明的制造方法能够制造的晶体管中,作为用于基板7的基板材料、用于层间绝缘膜4的材料、用于侧壁3的材料,与上述结构体中的用于基板7的基板材料、用于层间绝缘膜4的材料、用于侧壁3的材料相同。
另外,通过本发明的制造方法能够得到的晶体管也可以具有晶体管通常所具有的部位,例如阻挡层、绝缘膜等。作为形成阻挡层的阻挡材料,可优选地列举出钛、氮化钛、钽、氮化钽等,作为形成绝缘膜的绝缘材料,可优选地列举出氧化硅、氮化硅、碳化硅及它们的衍生物等。
在层叠高介电材料膜2和铝金属栅(未图示)而成的层叠体中,可以进一步层叠由除形成该铝金属栅的金属之外的金属材料形成的金属栅,或者层叠具有例如特性控制膜等功能的层。另外,作为半导体材料,可优选地列举出镓-砷、镓-磷、铟-磷等化合物半导体、铬氧化物等氧化物半导体等。
通过本发明的制造方法能够得到的晶体管为高精度、高品质的晶体管。
实施例
接着,通过实施例来进一步详细地说明本发明,但本发明完全不限定于这些例子。
评价方法
测定设备:
X射线荧光分析:使用SII NanoTechnology Inc.制造的SEA1200VX来测定。
SEM观察:使用Hitachi High-Technologies Corporation制造的超高分辨率场发射扫描电子显微镜S-5500来观察。
FIB加工:使用Hitachi High-Technologies Corporation制造的聚焦离子束加工装置FB-2100来加工。
STEM观察:使用Hitachi High-Technologies Corporation制造的扫描透射电子显微镜HD-2300来观察。
判定:
(由硅形成的虚拟栅1的蚀刻状态)
○:虚拟栅1被完全蚀刻。
×:虚拟栅1的蚀刻不充分。
(防止铝腐蚀的能力的评价)
○:铝的蚀刻速率不足1nm/分钟。
×:铝的蚀刻速率为1nm/分钟以上。
实施例1~48
为了调查蚀刻液的防止铝腐蚀的能力,使用以下说明的手法。在成为基板的硅晶片上通过PVD沉积铝膜
Figure BDA00002865333100141
将该铝膜在25℃下在表2所示的蚀刻液中浸渍30分钟,通过X射线荧光光谱仪测定浸渍前后的膜厚,计算出由蚀刻液导致的铝膜的蚀刻量。由计算出的蚀刻量和浸渍时间计算蚀刻速率,将铝的蚀刻速率不足1nm/分钟的情况判断为蚀刻液具有防止铝腐蚀的能力。
接着,说明蚀刻液对硅的蚀刻能力以及防止高介电材料膜、侧壁以及层间绝缘膜腐蚀的能力的试验方法。准备如下的像图1所示的剖面图那样的结构体:采用硅晶片作为基板,在该硅晶片上具有晶体管结构,该晶体管结构为表1所示的1A~1I。对于各实施例,使用表3所示的结构体,为了去除存在于由硅形成的虚拟栅1的表面上的硅自然氧化膜,将其在25℃下在0.05重量%氢氟酸的蚀刻液中浸渍2分钟,通过超纯水进行冲洗,通过干燥氮气喷射进行干燥。然后,在规定的温度下在表3所示的蚀刻液(各蚀刻液的组成参照表2)中浸渍规定时间,通过超纯水进行冲洗,通过干燥氮气喷射进行干燥。
通过用SEM观察蚀刻后的晶体管剖面,判断由硅形成的虚拟栅1、侧壁3以及层间绝缘膜4的状态。
高介电材料膜2被由硅形成的虚拟栅1覆盖。因此,通过蚀刻液去除由硅形成的虚拟栅1时,该蚀刻液变得与高介电材料膜2接触,通过观察该高介电材料膜2的状态能够判断蚀刻液对高介电材料膜的损害。因此,仅限于在由硅形成的虚拟栅1被蚀刻的情况下,使用FIB对蚀刻后的晶体管以200nm以下的厚度进行薄膜化加工,用STEM观察,从而判断高介电材料膜2的状态。
对于表2所示的蚀刻液,确认到浸渍后的侧壁3、层间绝缘膜4以及高介电材料膜2没有被蚀刻。另外,表3和表5示出由硅形成的虚拟栅1的状态和铝的蚀刻速率的评价结果。
在应用表2所示的蚀刻液的本发明的制造方法的实施例1~48中,如表3所示,可知,铝的蚀刻速率不足1nm/分钟,选择性地蚀刻由硅形成的虚拟栅1。
比较例1
使用具有晶体管结构1D的结构体,进行实施例1中所示的氢氟酸处理后,使用非专利文献2中记载的氢氧化四甲基铵的2重量%水溶液(表4,蚀刻液4A)来代替蚀刻液2G,进行蚀刻处理,其结果,如表5所示,由硅形成的虚拟栅1的蚀刻能力不足,铝的蚀刻速率为1nm/分钟以上。由此可知,非专利文献2记载的蚀刻液无法用于作为本发明的对象的包含高介电材料和含铝金属栅的晶体管形成工序中的硅蚀刻。
比较例2
使用具有晶体管结构1B的结构体,进行实施例1中所示的氢氟酸处理后,使用专利文献2中记载的包含0.5重量%氢氧化四甲基铵和0.1重量%硅的水溶液(表4,蚀刻液4B)来代替蚀刻液2G,进行蚀刻处理,其结果,如表5所示,铝的蚀刻速率不足1nm/分钟,但由硅形成的虚拟栅1的蚀刻能力不足。由此可知,专利文献2记载的蚀刻液无法用于作为本发明的对象的包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻。
比较例3
使用具有晶体管结构1C的结构体,进行实施例1中所示的氢氟酸处理后,使用专利文献3中记载的10重量%氢氧化四甲基铵、10重量%羟胺和5重量%山梨糖醇的水溶液(表4,蚀刻液4C)来代替蚀刻液2G,进行蚀刻处理,其结果,如表5所示,由硅形成的虚拟栅1被蚀刻,但铝的蚀刻速率为1nm/分钟以上。由此可知,专利文献3记载的水溶液无法用于作为本发明的对象的包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻。
比较例4
使用具有晶体管结构1G的结构体,进行实施例1中所示的氢氟酸处理后,使用专利文献4中记载的2.4重量%氢氧化四甲基铵和5重量%山梨糖醇的水溶液(表4,蚀刻液4D)来代替蚀刻液2G,进行蚀刻处理,其结果,如表5所示,由硅形成的虚拟栅1的蚀刻能力不足,铝的蚀刻速率为1nm/分钟以上。由此可知,专利文献4记载的水溶液无法用于作为本发明的对象的包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻。
比较例5
使用具有晶体管结构1E的结构体,进行实施例1中所示的氢氟酸处理后,使用专利文献5中记载的5重量%六亚甲基二胺(1,6-己二胺)和30重量%山梨糖醇的水溶液(表4,蚀刻液4E)来代替蚀刻液2G,进行蚀刻处理,其结果,如表5所示,铝的蚀刻速率不足1nm/分钟,但由硅形成的虚拟栅1的蚀刻能力不足。由此可知,专利文献5记载的剥离液无法用于作为本发明的对象的包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻。
比较例6
使用具有晶体管结构1I的结构体,进行实施例1中所示的氢氟酸处理后,使用专利文献6中记载的4重量%氢氧化四甲基铵、0.01重量%三甲基胺、80重量%丙二醇和4重量%甘油的水溶液(表4,蚀刻液4F)来代替蚀刻液2G,进行蚀刻处理,其结果,如表5所示,铝的蚀刻速率不足1nm/分钟,但由硅形成的虚拟栅1的蚀刻能力不足。由此可知,专利文献6记载的水溶液无法用于作为本发明的对象的包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻。
比较例7
使用具有晶体管结构1F的结构体,进行实施例1中所示的氢氟酸处理后,使用0.5重量%的1,3-丙二胺的水溶液(表4,蚀刻液4G)来代替蚀刻液2G,进行蚀刻处理,其结果,如表5所示,由硅形成的虚拟栅1的蚀刻能力不足,铝的蚀刻速率为1nm/分钟以上。由此可知,碱性化合物水溶液无法用于作为本发明的对象的包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻。
比较例8
使用具有晶体管结构1H的结构体,进行实施例1中所示的氢氟酸处理后,使用10重量%山梨糖醇的水溶液(表4,蚀刻液4H)来代替蚀刻液2G,进行蚀刻处理,其结果,如表5所示,铝的蚀刻速率不足1nm/分钟,但由硅形成的虚拟栅1的蚀刻能力不足。由此可知,多元醇水溶液无法用于作为本发明的对象的包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻。
比较例9
使用具有晶体管结构1A的结构体,进行实施例1中所示的氢氟酸处理后,使用5重量%的1,3-丙二胺和10重量%肌醇的水溶液(表4,蚀刻液4I)来代替蚀刻液2G,进行蚀刻处理,其结果,如表5所示,由硅形成的虚拟栅1被蚀刻,但铝的蚀刻速率为1nm/分钟以上。由此可知,碱性化合物和环状多元醇的水溶液无法用于作为本发明的对象的包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻。
比较例10
使用具有晶体管结构1A的结构体,进行实施例1中所示的氢氟酸处理后,使用5重量%的1,3-丙二胺和10重量%蔗糖的水溶液(表4,蚀刻液4J)来代替蚀刻液2G,进行蚀刻处理,其结果,如表5所示,由硅形成的虚拟栅1被蚀刻,但铝的蚀刻速率为1nm/分钟以上。由此可知,碱性化合物和非还原糖的水溶液无法用于作为本发明的对象的包含高介电材料和金属栅的晶体管形成工序中的硅蚀刻。
[表1]
Figure BDA00002865333100181
HDP:基于高密度等离子体化学沉积法得到的氧化硅膜
TEOS:四乙氧基硅烷
BPSG:硼磷硅玻璃(Boron Phosphor Silicate Glass)
[表2]
Figure BDA00002865333100182
[表3]
Figure BDA00002865333100191
[表4]
[表5]
Figure BDA00002865333100202
产业上的可利用性
通过使用本发明的蚀刻液,能够不蚀刻铝金属栅、层间绝缘膜、侧壁和高介电材料膜而选择性地蚀刻由硅形成的虚拟栅,从而能够在包含高介电材料膜和含铝金属栅的晶体管形成工序中使用,在产业上是有用的。

Claims (8)

1.一种硅蚀刻液,其含有选自氨、二胺以及通式(1)表示的多胺中的至少一种碱性化合物0.1~40重量%,选自通式(2)表示的多元醇中的至少一种5~50重量%,以及水40~94.9重量%,其用于晶体管的制造方法中的由硅形成的虚拟栅的蚀刻,该晶体管的制造方法的特征在于,使用在基板上具有至少层叠高介电材料膜和由硅形成的虚拟栅而成的虚拟栅层叠体、按照覆盖该层叠体的侧面的方式设置的侧壁以及按照覆盖该侧壁的方式设置的层间绝缘膜的结构体,将该虚拟栅替换为铝金属栅,
H2N-(CH2CH2NH)m-H…(1)
其中,m为2~5的整数,
H-(CH(OH))n-H…(2)
其中,n为3~6的整数。
2.根据权利要求1所述的硅蚀刻液,其中,二胺和通式(1)表示的多胺为选自乙二胺、1,2-丙二胺、1,3-丙二胺、二乙三胺以及三乙四胺中的至少一种。
3.根据权利要求1所述的硅蚀刻液,其中,通式(2)表示的多元醇为选自甘油、内消旋赤藓糖醇、木糖醇以及山梨糖醇中的至少一种。
4.根据权利要求1所述的硅蚀刻液,其中,形成高介电材料膜的高介电材料为HfO2、HfSiO、HfSiON、HfLaO、HfLaON、HfTiSiON、HfAlSiON、HfZrO或者Al2O3
5.一种晶体管的制造方法,其特征在于,使用在基板上具有至少层叠高介电材料膜和由硅形成的虚拟栅而成的虚拟栅层叠体、按照覆盖该层叠体的侧面的方式设置的侧壁以及按照覆盖该侧壁的方式设置的层间绝缘膜的结构体,具有以下的工序(I),且将该虚拟栅替换为铝金属栅;
工序(I):使用含有选自氨、二胺以及通式(1)表示的多胺中的至少一种碱性化合物0.1~40重量%、选自通式(2)表示的多元醇中的至少一种5~50重量%、以及水40~94.9重量%的蚀刻液蚀刻硅的工序,
H2N-(CH2CH2NH)m-H…(1)
其中,m为2~5的整数,
H-(CH(OH))n-H…(2)
其中,n为3~6的整数。
6.根据权利要求5所述的晶体管的制造方法,其中,形成高介电材料膜的高介电材料为HfO2、HfSiO、HfSiON、HfLaO、HfLaON、HfTiSiON、HfAlSiON、HfZrO或者Al2O3
7.根据权利要求5所述的晶体管的制造方法,其中,二胺和通式(1)表示的多胺为选自乙二胺、1,2-丙二胺、1,3-丙二胺、二乙三胺以及三乙四胺中的至少一种。
8.根据权利要求5所述的晶体管的制造方法,其中,通式(2)表示的多元醇为选自甘油、内消旋赤藓糖醇、木糖醇以及山梨糖醇中的至少一种。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112410036A (zh) * 2020-10-29 2021-02-26 湖北兴福电子材料有限公司 一种低选择性的bpsg和peteos薄膜的蚀刻液

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012023387A1 (ja) * 2010-08-20 2012-02-23 三菱瓦斯化学株式会社 トランジスタの製造方法
US20150203753A1 (en) * 2014-01-17 2015-07-23 Nanya Technology Corporation Liquid etchant composition, and etching process in capacitor process of dram using the same
KR102468776B1 (ko) * 2015-09-21 2022-11-22 삼성전자주식회사 폴리실리콘 습식 식각용 조성물 및 이를 이용한 반도체 소자의 제조 방법
JP6769760B2 (ja) * 2016-07-08 2020-10-14 関東化学株式会社 エッチング液組成物およびエッチング方法
WO2020044789A1 (ja) * 2018-08-31 2020-03-05 株式会社Screenホールディングス 基板処理方法および基板処理装置
JP7170578B2 (ja) * 2018-08-31 2022-11-14 株式会社Screenホールディングス 基板処理方法および基板処理装置
US11037792B2 (en) 2018-10-25 2021-06-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure etching solution and method for fabricating a semiconductor structure using the same etching solution

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2906590B2 (ja) 1990-06-14 1999-06-21 三菱瓦斯化学株式会社 アルミニウム配線半導体基板の表面処理剤
JP3027030B2 (ja) 1991-06-19 2000-03-27 株式会社豊田中央研究所 シリコンの異方性エッチング液
JP3417432B2 (ja) * 1994-12-08 2003-06-16 東京応化工業株式会社 レジスト用現像液組成物
JP2002359369A (ja) * 2001-06-01 2002-12-13 Sony Corp 半導体装置の製造方法
US6858483B2 (en) 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
JP2005229053A (ja) 2004-02-16 2005-08-25 Mitsubishi Gas Chem Co Inc 薄葉化半導体ウェーハの製造法
CN1690120A (zh) * 2004-03-01 2005-11-02 三菱瓦斯化学株式会社 具有高减震能力的树脂组合物
JP2006008932A (ja) 2004-06-29 2006-01-12 Sanyo Chem Ind Ltd アルカリ洗浄剤
JP5109261B2 (ja) * 2006-02-10 2012-12-26 三菱瓦斯化学株式会社 シリコン微細加工に用いるシリコン異方性エッチング剤組成物
US7879783B2 (en) * 2007-01-11 2011-02-01 Air Products And Chemicals, Inc. Cleaning composition for semiconductor substrates
JP2009152342A (ja) * 2007-12-20 2009-07-09 Hitachi Kokusai Electric Inc 半導体装置の製造方法
US20110244184A1 (en) * 2010-04-01 2011-10-06 Solarworld Industries America, Inc. Alkaline etching solution for texturing a silicon wafer surface
WO2012023387A1 (ja) * 2010-08-20 2012-02-23 三菱瓦斯化学株式会社 トランジスタの製造方法
US8053323B1 (en) * 2010-11-03 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methodology for uniformity control

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112410036A (zh) * 2020-10-29 2021-02-26 湖北兴福电子材料有限公司 一种低选择性的bpsg和peteos薄膜的蚀刻液

Also Published As

Publication number Publication date
WO2012029450A1 (ja) 2012-03-08
US20130203263A1 (en) 2013-08-08
EP2613345A4 (en) 2015-03-18
EP2613345A1 (en) 2013-07-10
KR20130114083A (ko) 2013-10-16
TW201224120A (en) 2012-06-16
JPWO2012029450A1 (ja) 2013-10-28

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