CN103066064A - 半导体封装件及其制法 - Google Patents

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Abstract

一种半导体封装件及其制法，该半导体封装件包括：上、下表面分别具有第一及第二线路层的含硅基板、设于该上表面上且电性连接该第一线路层的半导体组件、包覆该半导体组件的绝缘材料、形成于该绝缘材料上的第三线路层、及位于该绝缘材料中以电性连接该第一与第三线路层的导电盲孔。此外该含硅基板中具有导电穿孔以电性连接该第一及第二线路层。使用硅基板的版面制作具导电穿孔的半导体封装件，单位时间内产量(UPH)较传统以BT材料为基底的半导体封装件为多，所以可降低制作成本。

Description

半导体封装件及其制法
技术领域
本发明有关一种半导体封装件及其制法，尤指一种降低制作成本的半导体封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品在型态上趋于轻薄短小，在功能上则逐渐迈入高性能、多功能、高速度化的研发方向。为了符合多功能的需求，电子产品中的各式电子组件须进行整合，且也必须符合微小化的需求，遂发展出堆栈封装结构(package on package，POP)的技术。
如图1所示，现有堆栈封装结构1由至少两个半导体封装件1a，1b堆栈而成，该半导体封装件1a包括：一封装基板10、设于该封装基板10上且打线(wire bonding)电性连接该封装基板10的半导体芯片13、包覆该半导体芯片13的封装胶体14、以及设于该封装基板10上以连接另一半导体封装件1b的凸块17a，其中，在该封装基板10下方也借由焊球17b接置其它电子装置或封装件。
随着半导体工艺越来越先进，半导体芯片13上的各个I/O接点之间距越来越小，对应的封装基板10上的线路之间距也越来越小。
然而，现有堆栈封装结构1中，该封装基板10的主要材质为高分子化合物，如BT(bismaleimide triazine)树脂，因而受限于工艺能力，使该封装基板10无法应用于芯片I/O接点间距小于50μm的产品；此外，传统生产该基板需大版面的含BT树脂的铜箔基板进行制作，线路集成度不高，导致该封装基板10的切单数量不多，所以基板产品、封装结构及堆栈封装结构1的单位时间内产量(unit per hour，UPH)不高，以致于制造成本无法降低，造成封装堆栈技术的发展瓶颈。
此外，半导体芯片13以金线11电性连接该封装基板10的打线垫100，因而各该打线垫100之间需具有一定的距离，若各打线垫100之间的距离过小，将不利于进行打线工艺，且容易造成金线11相接触而短路。
再者，为了配合各打线垫100之间需具有一定的距离，使该封装基板10需具有一定的版面面积，因而无法缩小该封装基板10的体积，导致无法满足微小化的需求。
因此，如何克服现有技术的种种问题，实为一重要课题。
发明内容
为克服现有技术的种种问题，本发明提供一种半导体封装件及其制法，以降低制作成本。
本发明所提供的半导体封装件包括：含硅基板，其具有相对的第一表面及第二表面，且该含硅基板的第一及第二表面上分别具有第一及第二线路层，此外该含硅基板中具有导电穿孔以电性连接该第一及第二线路层；半导体组件，其设于该含硅基板的第一表面上，且电性连接该第一线路层；绝缘材料，其形成于该含硅基板的第一表面上，以包覆该半导体组件；第三线路层，其形成于该绝缘材料上；以及导电盲孔，其形成于该绝缘材料中，以电性连接该第一及第三线路层。
本发明还提供一种半导体封装件的制法，其包括：提供一具有相对的第一表面及第二表面的含硅基板，且该含硅基板的第一及第二表面上分别具有第一及第二线路层，此外该含硅基板中具有导电穿孔以电性连接该第一及第二线路层；结合半导体组件于该含硅基板的第一表面上，且该半导体组件电性连接该第一线路层；形成绝缘材料于该含硅基板的第一表面上，以包覆该半导体组件；以及形成第三线路层于该绝缘材料上，且形成导电盲孔于该绝缘材料中以电性连接该第一及第三线路层。
前述的制法中，该导电盲孔的工艺可包括：先借由激光或曝光显影的图案化方式形成盲孔于该绝缘材料中，再形成金属材料于该盲孔中。
前述的半导体封装件及其制法中，该含硅基板为玻璃基板、硅基板或晶片(切单后可为芯片)。
前述的半导体封装件及其制法中，该第一线路层可具有第一电性连接垫，以电性连接该半导体组件。
前述的半导体封装件及其制法中，还可于该含硅基板的第二表面上接置承载件，且令该第二线路层可具有第二电性连接垫，以借其电性连接该承载件。
前述的半导体封装件及其制法中，该半导体组件可具有接触垫，以电性结合至该第一线路层上。
前述的半导体封装件及其制法中，该绝缘材料为干膜或封装胶体。
前述的半导体封装件及其制法中，该第三线路层可具有第三电性连接垫，以电性连接电子装置。
另外，前述的半导体封装件及其制法中，可形成防焊层于该绝缘材料、第三线路层、含硅基板及第二线路层上，并可具有多个开口，以外露该第二及第三电性连接垫。
由上可知，本发明半导体封装件及其制法，主要通过使用具导电穿孔的含硅基板承载该半导体组件，以借由该导电穿孔，令该含硅基板可应用于半导体组件的I/O接点间距小于50μm的产品，且后续切单工艺中，相比于现有技术的BT树脂基板，可大幅增加本发明的含硅基板的切单数量，因而可提升该半导体封装件及堆栈封装结构的单位时间内产量(UPH)，以降低制造成本。
此外，借由该含硅基板中的导电穿孔与该绝缘材料中的导电盲孔作为导电路径，使该半导体组件可以倒装方式电性连接该第一线路层，因而无需进行打线工艺，所以相比于现有技术，本发明可增加该第一、第二及第三线路层的布线密度而提升功能性及电性传输速率，且该导电穿孔或导电盲孔不会发生短路。
再者，利用绝缘材料上的空间形成第三线路层，可依需求缩小该含硅基板的版面面积(如一般常见的8寸、12寸晶片)，因而可使整体结构的体积缩小，以达到微小化的目的。
附图说明
图1为现有堆栈封装结构的剖面示意图；以及
图2A至图2G为本发明半导体封装件的制法的剖面示意图。
主要组件符号说明
1          堆栈封装结构
1a         半导体封装件
1b         半导体封装件
10         封装基板
100        打线垫
11         金线
13         半导体芯片
14         封装胶体
17a        凸块
17b        焊球
3，3a      半导体封装件
3b         电子装置
30，30’   含硅基板
30a        第一表面
30b        第二表面
300        导电穿孔
31         第一线路层
310        第一电性连接垫
32         第二线路层
320        第二电性连接垫
33         半导体组件
330        接触垫
34         绝缘材料
340        盲孔
35         第三线路层
350        第三电性连接垫
36         导电盲孔
37a，37b   导电组件
38a        第一防焊层
38b            第二防焊层
380            开口。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
请参阅图2A至图2F，其为本发明的半导体封装件3的制法。
如图2A所示，提供一具有相对的第一表面30a及第二表面30b的含硅基板30，且该含硅基板30的第一及第二表面30a，30b上分别具有一第一及第二线路层31，32。
在本实施例中，该含硅基板30中具有多个导电穿孔300以电性连接该第一及第二线路层31，32，同时该第一及第二线路层31，32分别具有第一及第二电性连接垫310，320。
此外，该含硅基板30为玻璃基板的版面(panel)、硅基板的版面或晶片。
如图2B所示，结合至少一半导体组件33于该含硅基板30的第一表面30a上，且该半导体组件33电性连接该第一线路层31的第一电性连接垫310。
在本实施例中，该半导体组件33具有多个接触垫330以电性结合至该第一电性连接垫310上。
此外，该半导体组件33可为芯片型的主动组件或被动组件，但并无特别限制。
如图2C所示，形成绝缘材料34于该含硅基板30的第一表面30a与该第一线路层31上，以包覆该半导体组件33。其中，该绝缘材料34为干膜或封装胶体。
如图2D所示，借由激光或图案化曝光显影的方式形成多个盲孔340于该绝缘材料34中。
如图2E所示，经图案化工艺，电镀形成一第三线路层35于该绝缘材料34上，且于该盲孔340中一并电镀形成金属材料以作为导电盲孔36，以借该导电盲孔36电性连接该第一及第三线路层31，35，以形成半导体封装件3，且该第一、第二及第三线路层31，32，35构成扇出(fanout)线路型式。
在本实施例中，该第三线路层35具有多个第三电性连接垫350。
如图2F所示，形成第一防焊层38a于该绝缘材料34及该第三线路层35上，且形成第二防焊层38b于该含硅基板30的第二表面30b及该第二线路层32上，并且该第一与第二防焊层38a，38b具有多个开口380，以令该第二及第三电性连接垫320，350分别对应外露于各该开口380。
如图2G所示，经切单后，堆栈一电子装置3b于该绝缘材料34上的第一防焊层38a上，且该电子装置3b借由导电组件37b电性连接该第三电性连接垫350。
在本实施例中，该半导体封装件3与电子装置3b的结构相同。在其它实施例中，该电子装置3b的结构可不同于该半导体封装件3。因此，该电子装置3b的结构并无特别限制。
此外，还可于该含硅基板30的第二表面30b设置于一承载件(图略)，且该第二线路层32的第二电性连接垫320借由导电组件37a电性连接该承载件。其中，该承载件可为电路板或另一半导体封装件，且该另一半导体封装件的结构可与该第一半导体封装件相同或不相同，并无特别限制。此外所述的导电组件37a，37b为焊锡材料或焊针。
本发明的半导体封装件3的制法，通过使用含硅基板30承载该半导体组件33，以借由该导电穿孔300，令该含硅基板30可应用于半导体组件33的接触垫330间距小于50μm的产品；此外，使用含硅基材料的版面于后续切单工艺中，相比于现有技术的BT树脂基板，可大幅增加本发明的含硅基板30的切单数量，因而可提升本发明半导体封装件3的单位时间内的产量产量(UPH)，以降低制造成本。
此外，借由该导电穿孔300与导电盲孔36作为导电路径，使该半导体组件33可以覆晶方式电性连接该第一线路层31，因而无需进行打线工艺，所以可增加该第一、第二及第三线路层31，32，35的布线密度而提升功能性及电性传输速率，且该导电穿孔或导电盲孔不会发生短路。
再者，利用绝缘材料34上的空间形成第三线路层35，可依需求缩小该含硅基板30的版面面积，因而可使整体结构的体积缩小，以达到微小化的目的。
另外，经切割该半导体封装件3后，本发明还提供一种半导体封装件3a，其包括：具有相对的第一表面30a及第二表面30b的含硅基板30’、设于该含硅基板30’的第一表面30a上的半导体组件33、形成于该含硅基板30’的第一表面30a上以包覆该半导体组件33的绝缘材料34。
所述的含硅基板30’为玻璃基板、硅基板或芯片，其第一及第二表面30a，30b上分别具有第一及第二线路层31，32，且该含硅基板30’中具有导电穿孔300以电性连接该第一及第二线路层31，32。又该第一线路层31具有第一电性连接垫310，以借其电性连接该半导体组件33，且该第二线路层32具有第二电性连接垫320，以借其电性连接设于该含硅基板30’的第二表面30b上的承载件(图略)。
所述的半导体组件33具有接触垫330以电性结合至该第一电性连接垫310上。
所述的绝缘材料34上具有第三线路层35，且位于该绝缘材料34中具有导电盲孔36，以电性连接该第一及第三线路层31，35，并且该第一、第二及第三线路层31，32，35构成扇出线路型式。
所述的半导体封装件3a还包括：形成于该绝缘材料34及该第三线路层35上的第一防焊层38a、形成于该含硅基板30的第二表面30b及该第二线路层32上的第二防焊层38b，并该第一与第二防焊层38a，38b具有多个开口380，以令该第二及第三电性连接垫320，350分别对应外露于各该开口380。
综上所述，本发明半导体封装件及其制法，通过使用具有导电穿孔的含硅基板承载该半导体组件，以令该含硅基板可应用于半导体组件的接触垫间距小于50μm的产品，且提升半导体封装件的单位时间内产量以降低制造成本，并增加布线密度而提升功能性及电性传输速率，又因有效利用空间而使整体结构的体积缩小，以达到微小化的目的。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (20)

1.一种半导体封装件，其包括：
含硅基板，其具有相对的第一表面及第二表面，且该含硅基板的第一及第二表面上分别具有第一及第二线路层，此外该含硅基板中具有导电穿孔以电性连接该第一及第二线路层；
半导体组件，其设于该含硅基板的第一表面上，且电性连接该第一线路层；
绝缘材料，其形成于该含硅基板的第一表面上，以包覆该半导体组件；
第三线路层，其形成于该绝缘材料上；以及
导电盲孔，其形成于该绝缘材料中，以电性连接该第一及第三线路层。
2.根据权利要求1所述的半导体封装件，其特征在于，该含硅基板为玻璃基板、硅基板或芯片。
3.根据权利要求1所述的半导体封装件，其特征在于，该第一线路层具有第一电性连接垫，以电性连接该半导体组件。
4.根据权利要求1所述的半导体封装件，其特征在于，该含硅基板的第二表面用以接置承载件，且该第二线路层电性连接该承载件。
5.根据权利要求4所述的半导体封装件，其特征在于，该第二线路层具有第二电性连接垫，以借其电性连接该承载件。
6.根据权利要求5所述的半导体封装件，其特征在于，该半导体封装件还包括防焊层，其形成于该含硅基板及该第二线路层上，并具有多个开口，以令该第二电性连接垫外露于该开口。
7.根据权利要求1所述的半导体封装件，其特征在于，该半导体组件具有接触垫以电性结合至该第一线路层上。
8.根据权利要求1所述的半导体封装件，其特征在于，该第三线路层具有第三电性连接垫，以电性连接电子装置。
9.根据权利要求8所述的半导体封装件，其特征在于，该半导体封装件还包括防焊层，其形成于该绝缘材料及该第三线路层上，并具有多个开口，以令该第三电性连接垫外露于该开口。
10.根据权利要求1所述的半导体封装件，其特征在于，该绝缘材料为干膜或封装胶体。
11.一种半导体封装件的制法，其包括：
提供一具有相对的第一表面及第二表面的含硅基板，且该含硅基板的第一及第二表面上分别具有第一及第二线路层，此外该含硅基板中具有导电穿孔以电性连接该第一及第二线路层；
结合半导体组件于该含硅基板的第一表面上，且该半导体组件电性连接该第一线路层；
形成绝缘材料于该含硅基板的第一表面上，以包覆该半导体组件；以及
形成第三线路层于该绝缘材料上，且形成导电盲孔于该绝缘材料中以电性连接该第一及第三线路层。
12.根据权利要求11所述的半导体封装件的制法，其特征在于，该含硅基板为玻璃基板、硅基板或晶片。
13.根据权利要求11所述的半导体封装件的制法，其特征在于，该第一线路层具有第一电性连接垫，以电性连接该半导体组件。
14.根据权利要求11所述的半导体封装件的制法，其特征在于，该制法还包括于该含硅基板的第二表面上设置承载件，且令该第二线路层电性连接该承载件。
15.根据权利要求14所述的半导体封装件的制法，其特征在于，该第二线路层具有第二电性连接垫，以借其电性连接该承载件。
16.根据权利要求15所述的半导体封装件的制法，其特征在于，该制法还包括形成防焊层于该含硅基板及该第二线路层上，并形成多个开口于该防焊层上，以令该第二电性连接垫外露于该开口。
17.根据权利要求11所述的半导体封装件的制法，其特征在于，该半导体组件具有接触垫以电性结合至该第一线路层上。
18.根据权利要求11所述的半导体封装件的制法，其特征在于，该第三线路层具有第三电性连接垫，以电性连接电子装置。
19.根据权利要求18所述的半导体封装件的制法，其特征在于，该制法还包括形成防焊层于该绝缘材料及该第三线路层上，并形成多个开口于该防焊层上，以令该第三电性连接垫外露于该开口。
20.根据权利要求11所述的半导体封装件的制法，其特征在于，该导电盲孔的工艺包括：先借由激光或曝光显影的图案化方式形成盲孔于该绝缘材料中，再形成金属材料于该盲孔中。
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