CN105390477A - 一种多芯片3d二次封装半导体器件及其封装方法 - Google Patents

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Abstract

本发明揭示了一种多芯片3D二次封装半导体器件及其封装方法，包括至少两个相互独立的半导体器件，每个所述半导体器件均包括PCB基板，所述PCB基板上固设有至少一个元器件，所述元器件通过导线层连接所述PCB基板，三个所述半导体器件通过互连导线进行连接，并且三个所述半导体器件还通过粘合剂层堆叠成一体；所述多芯片3D二次封装半导体器件上还设置有引出端焊盘。本发明设计精巧，结构简单，通过设置多个独立的带有基板的半导体器件，能够在完全封装前对每个半导体器件单独测试以及在三个半导体器件连接时进行综合性能的测试，从而保证了产品的有效性，避免了现有技术中必须将三个半导体器件完全封装后才能测试，可能导致的良率损失和材料浪费等问题。

Description

一种多芯片3D二次封装半导体器件及其封装方法
技术领域
本发明涉及一种封装半导体器件及其封装方法，尤其是一种多芯片3D二次封装半导体器件及其封装方法。
背景技术
在当前的半导体行业中，电子封装已经成为行业发展的一个重要方面。几十年的封装技术的发展，使高密度、小尺寸的封装要求成为封装的主流方向。
目前，半导体元器件封装的主要发展趋势为多引脚、窄间距、小型、多功能等，因而对系统集成的要求越来越紧迫，采用单颗芯片封装技术已经逐渐无法满足产业需求，通过二维芯片组件到三维多芯片组件的技术，实现WSI的功能是实现系统集成技术的主要途径之一。
多芯片组件的最简单的定义是在封装中有至少两个芯片，如申请号为2012104088309的专利申请，其揭示了一种三维封装结构及其制造方法，能够减小芯片的封装总尺寸，但该申请的结构及方法仅适用于两个半导体装置的封装，对于更多数量的半导体装置的封装就不能实现。
而已知的另一种三芯片的三维封装工艺，是在一块基板上将三个元器件或芯片依次叠加或以其他的形式封装成一体，这种叠加的技术虽然能满足多个芯片或元器件的封装，但是仍存在一定问题：
1.封装后的半导体器件需要进行测试后，才能进入市场，由于共用一块PCB基板进行通信，因此要测试最终产品的性能，就必须要等到整个电路封装完成后才能进行，此时，一旦测试发现三个元器件或芯片中的一个或多个出现问题或不合格时，那么整个电路就报废，也就造成没有问题的元器件或芯片以及其他材料的浪费，这样给企业的生产制造造成巨大的损失，同时对封装工艺的要求也大大提高。
2.由于三个或更多的元器件或芯片通过一块基板进行通信，因此芯片信号的传输必须在基板上传输一圈才能达到其他的元器件和芯片，这就造成了信号输出速度的损失，增加了最终产品的功率消耗；
3.多芯片封装采用在同一基板上，因此无论是肩并肩排列或者现有的三维堆叠的连接，其能集成的芯片量或多或少会受到基板面积的限制，无法因应微电子高集成度封装的长期发展趋势。
发明内容
本发明的目的就是为了解决现有技术中存在的上述问题，通过两次封装，一次封装形成多个独立的半导体器件，测试后，将多个独立的半导体器件进行二次封装形成最终的产品，从而提供一种多芯片3D二次封装半导体器件及其封装方法，
本发明的目的通过以下技术方案来实现：
一种多芯片3D二次封装半导体器件，包括至少两个相互独立的半导体器件，每个所述半导体器件均包括PCB基板，所述PCB基板上固设有至少一个元器件，所述元器件的分别通过导线连接所述PCB基板，三个所述半导体器件通过互连导线进行连接，并且三个所述半导体器件还通过粘合剂层堆叠成一体；所述多芯片3D二次封装半导体器件上还设置有引出端焊盘。
优选的，所述的一种多芯片3D二次封装半导体器件，其中：所述半导体器件为3个，且每个半导体器件上设置有一个元器件。
优选的，所述的一种多芯片3D二次封装半导体器件，其中：所述PCB基板是陶瓷基板或是树脂基板或是Si基板或是以上各类材料的复合基板。
优选的，所述的一种多芯片3D二次封装半导体器件，其中：所述PCB基板的顶面设置有第一导线层，其底面设置有第二导线层，且所述第一导线层和第二导线层通过若干填充有金属的导孔连接。
优选的，所述的一种多芯片3D二次封装半导体器件，其中：所述元器件的正负电极分别通过导线和所述PCB基板的第一导线层电性连接。
优选的，所述的一种多芯片3D二次封装半导体器件，其中：所述粘合剂层是环氧树脂粘合剂层。
优选的，所述的一种多芯片3D二次封装半导体器件，其中：所述互连导线分布于三个所述半导体器件的侧壁上。
优选的，所述的一种多芯片3D二次封装半导体器件，其中：所述引出端焊盘均匀的分布在底层半导体器件的底部。
一种多芯片3D二次封装半导体器件的封装方法，其包括如下步骤：
S1，一次封装步骤：根据产品拟实现的功能，设计并封装形成3个独立的半导体器件；
S2，测试步骤：测试每个半导体器件以及将三个半导体器件连接时的运行状态；
S3，二次封装步骤：当测试每个半导体器件以及将三个半导体器件通过导线连接状态下能够实现预定功能，通过粘合剂将三个独立的半导体器件粘接形成整体；
S4，导线刻蚀步骤：通过气相沉积工艺在S3步骤中形成的整体的外围形成金属壳体，并根据各半导体器件的接线关系，通过化学刻蚀工艺或者激光烧蚀工艺形成各半导体器件之间的互连导线。
S5，引出端焊盘制作步骤：通过印刷焊锡膏或机械精密植锡球在最底层半导体器件底部制作出指定数量的引出端焊盘。
本发明技术方案的优点主要体现在：
1.本发明设计精巧，结构简单，通过设置多个独立的带有基板的半导体器件，能够在完全封装前对每个半导体器件单独测试以及在三个半导体器件连接时进行综合性能的测试，从而保证了产品的有效性，避免了现有技术中必须将三个半导体器件完全封装后才能测试，可能导致的良率损失和材料浪费的问题。
2.由于设置了多个基板，且每个基板均为双导线层基板，因此能够避免多芯片封装采用在同一基板上，集成度受基板面积限制的问题，并且在基板面积不变的基础上，整个半导体电路的集成度较已有技术呈现几倍的增长，大大提高了整体的集成度，并且双层基板也解决线路混乱的问题。
3.由于各元器件或芯片能够通过各自的基板直接进行通信，因此芯片信号不需要在基板上运行一圈才能传输到其他元器件或芯片，从而提高了信号的传输速率，减小了功率消耗。
4.本发明的方法，操作简单，通过两次封装的工艺，一次封装工艺形成多个独立的半导体器件，二次封装将多个半导体器件封装成一体，各封装过程可以单独进行，能够大大的提高封装效率。
附图说明
图1是本发明的结构示意图。
图2是本发明的侧视图；
图3是本发明的仰视图。
具体实施方式
本发明的目的、优点和特点，将通过下面优选实施例的非限制性说明进行图示和解释。这些实施例仅是应用本发明技术方案的典型范例，凡采取等同替换或者等效变换而形成的技术方案，均落在本发明要求保护的范围之内。
本发明揭示的一种多芯片3D二次封装半导体器件，如附图1所示，包括至少两个相互独立的半导体器件1，所述半导体器件1优选为3个，当然也可以是其他数量，如4个、5个或更多个，可以在保证总体封装体积的基础上，根据最终产品要实现的功能进行设置。
每个所述半导体器件1均包括PCB基板2，所述PCB基板2是陶瓷基板或是树脂基板或是Si基板或是以上所述材料的复合基板，优选为树脂基板。
并且，所述PCB基板2的顶面上设置有第一导线层31，其底面设置有第二导线层32，且所述第一导线层31和第二导线层32通过若干填充有金属的导孔连接，从而形成双面板，解决了单面板中布线交错的难题，因此能够适用于更复杂的集成电路。
所述PCB基板2上固设有至少一个元器件4，本实施例中优选为一个元器件4，当然在其他实施例中也可以是2个、3个或更多个，可视要实现的功能具体添加或减少，并且所述元器件4可以是已知的常用集成电路中的各种电气部件，包括但不限于芯片。
所述元器件4的电极分别通过导线5连接所述PCB基板2，具体的，所述元器件4均连接到所述第一导线层31或第二导线层32，本实施例中优选所述元器件4均连接到所述第一导线层31上；并且所述导线5可以是已知的可行的各种导电性能良好的金属导线，如金线、铜线、银线等，优选为金线或铜线。
三个独立的所述半导体器件1通过粘合剂层7堆叠成一体，具体的，将两个半导体器件1通过粘合剂粘接成一体，并使其中一个半导体器件上的元器件4朝向另一半导体器件的第二导线层32，接着在上部的半导体器件上方或下部的半导体器件的下方再通粘合剂粘接一个半导体器件，并使最后粘接的半导体器件上的元器件与已粘接成一体的两个半导体器件上的元器件具有相同的朝向，粘接成一体后，三个所述半导体器件1同一侧的侧壁位于同一平面上。
当然，上述的竖向堆叠的方式及最终形状并不构成对本发明方法的唯一限定，在其他实施例中，最终成型后，三个所述半导体器件1同一侧的侧壁也可以不在同一水平面上，如交错开来。
所述粘合剂层7的材质目前以环氧树脂、酚醛树脂、有机硅树脂和不饱和聚酯树脂最为常用，优选为环氧树脂塑封胶，并在其中添加氧化硅、氧化铝等填充料，以改善包封料的强度、电性能、粘度等性能，并提升封装结构的热机械可靠性。包封材料包封、固化完成后，呈固体状的粘合剂层7，可以起到防水、防潮、防震、防尘、绝缘、散热等作用。
如附图3所示，并且三个所述半导体器件1之间还通过互连导线6进行连接，实现通信，所述互连导线6分布于三个所述半导体器件1的侧壁上，所述互连导线6可以全部设置于某一个侧壁上，也可以分布在多个侧壁上，并且它们的数量以及连接的具体形式，可以根据最终产品要实现的功能以及整个线路的简洁化标准进行设计，在此不再详细描述具体形式。
如附图2所示，所述多芯片3D二次封装半导体器件上还设置有若干个引出端焊盘8，所述引出端焊盘8分为四组，每组由三个焊盘并排且间隙设置而成，四组所述引出端焊盘8均匀的分布在底层半导体器件1底部的四条边上。
当然为了满足最终产品的尺寸要求，所述PCB基板2的长度、宽度及厚度，元器件4的大小以及粘合剂层7的厚度等参数，可以根据实际需要进行筛选、组合，从而获得最佳的产品尺寸。
本发明进一步揭示了一种上述多芯片3D二次封装半导体器件的封装方法，其包括如下步骤：
S1，一次封装步骤：根据产品拟实现的功能，设计并一次封装形成3个独立的半导体器件1，其中，每个所述的半导体器件1都具有独立的PCB基板2和元件器4，在各独立的半导体器件1的具体制作时，首先根据每个半导体器件1的布线要求制作具有双导线层的所述PCB基板2，随后将一个元件器4的电极分别通过导线5连接到所述第一导线层31上，实现元器件4和PCB基板2的通信。
当然各独立半导体器件1的制作顺序并没有特别要求，可以根据后续测试的顺序要求及安装要求进行调整。
S2，测试步骤：通过测试每个半导体器件1以及将三个半导体器件1连接时的运行状态，并根据测试结果判断是否进行二次封装；由于每个半导体器件1都有基板，因此可以通过导线模拟连接状态，实现三个独立的半导体元件1的相互通信，从而在完整封装之前能够进行测试，进而能够避免了现有技术中必须将三个半导体器件完全封装后才能测试，可能导致的材料浪费的问题。
S3，二次封装步骤：当测试每个半导体器件1以及将三个半导体器件1通过导线连接状态下能够实现预定功能，通过粘合剂将三个独立的半导体器件1粘接形成沿竖直方向依次堆叠的整体；当不能实现预定功能或某个元器件存在故障时，逐一更换半导体器件1及检查线路连接情况后，再此进行测试，并重复上述步骤，至测试合格为止。
S4，导线刻蚀步骤：此时，由于三个所述半导体器件1粘接成一体后，它们竖直方向之间的间隙被粘合剂层7填满，因此只能在它们的侧壁上进行导线连接，以实现三个独立的半导体器件1之间的通信。
此时，首先通过气相沉积工艺，尤其是物理气相沉积中的溅射镀膜工艺，在S3步骤中形成的整体的外围形成一个金属壳体，该金属壳体可以是具有良好导电性能的金属形成的壳体，如金、银、铜等，优选为铜壳体；接着，根据各半导体器件1之间的接线关系，再通过化学刻蚀工艺或者激光烧蚀工艺形成各半导体器件1之间的互连导线6。
S5，引出端焊盘制作步骤：再完成互连导线6的刻蚀之后，再在最底层的半导体器件1的PCB基板底部通过印刷焊锡膏或机械精密植锡球制作出上述多芯片3D二次封装半导体器件所具有的相应数量的引出端焊盘8，完成整个加工过程。
当然，上述描述的步骤并不是对本发明的唯一限定，各具体的过程可以根据过程简化的需要进行调整，例如，在其他实施例中，也可以将S5，引出端焊盘制作步骤提前到S1,一次封装步骤中，即在进行各独立的半导体器件的封装时，先在一个独立的半导体器件底部制作出指定数量的引出端焊盘，并把带有引出端焊盘的半导体器件放置在最底层。
实施例2
本实施例的一种多芯片3D二次封装半导体器件的封装方法，其与实施例1中的方法相比，区别点在于：省去了用物理气相沉积工艺后，再进行化学刻蚀或激光烧烛工艺以在各半导体器件1之间形成互连导线的步骤，而是直接通过在各半导体器件1焊接导线使它们连接，这样的加工工艺更加简单。
实施例3
本实施例的一种多芯片3D二次封装半导体器件的封装方法，其与实施例1和2的区别在于：在通过粘合剂层7将三个半导体器件1粘接成一体之前，先通过导线将三个半导体器件1进行连接，然后再将它们粘接成一体。
此时，形成的多芯片3D二次封装半导体器件的互连导线6则可以不再全部位于三个所述半导体器件1的侧壁上。
本发明尚有多种实施方式，凡采用等同变换或者等效变换而形成的所有技术方案，均落在本发明的保护范围之内。

Claims (9)

1.一种多芯片3D二次封装半导体器件，其特征在于：包括至少两个相互独立的半导体器件（1），每个所述半导体器件（1）均包括PCB基板（2），所述PCB基板（2）上固设有至少一个元器件（4），所述元器件（4）通过导线（5）连接所述PCB基板（2），三个所述半导体器件（1）通过互连导线（6）进行连接，并且三个所述半导体器件（1）还通过粘合剂层（7）堆叠成一体；所述多芯片3D二次封装半导体器件上还设置有引出端焊盘（8）。
2.根据权利要求1所述的一种多芯片3D二次封装半导体器件，其特征在于：所述半导体器件（1）为3个，且每个所述半导体器件（1）上设置有一个元器件（4）。
3.根据权利要求2所述的一种多芯片3D二次封装半导体器件，其特征在于：所述PCB基板（2）是陶瓷基板或是树脂基板或是Si基板或是上述材料的复合基板。
4.根据权利要求1-3任一所述的一种多芯片3D二次封装半导体器件，其特征在于：所述PCB基板（2）的顶面设置有第一导线层（31），其底面设置有第二导线层（32），且所述第一导线层（31）和第二导线层（32）通过若干填充有金属的导孔连接。
5.根据权利要求4所述的一种多芯片3D二次封装半导体器件，其特征在于：所述元器件（4）的正负电极分别通过导线（5）和所述PCB基板（2）的第一导线层（31）电性连接。
6.根据权利要求5所述的一种多芯片3D二次封装半导体器件，其特征在于：所述粘合剂层（7）是环氧树脂粘合剂层。
7.根据权利要求6所述的一种多芯片3D二次封装半导体器件，其特征在于：所述互连导线（6）分布于三个所述半导体器件（1）的侧壁上。
8.根据权利要求6所述的一种多芯片3D二次封装半导体器件，其特征在于：所述引出端焊盘（8）均匀的分布在底层半导体器件（1）的底部。
9.一种多芯片3D二次封装半导体器件的封装方法，其特征在于：包括如下步骤：
S1，一次封装步骤：根据产品拟实现的功能，设计并封装形成3个独立的半导体器件（1）；
S2，测试步骤：测试每个半导体器件（1）以及将三个半导体器件（1）连接时的运行状态；
S3，二次封装步骤：当测试每个半导体器件（1）以及将三个半导体器件（1）通过导线连接状态下能够实现预定功能，通过粘合剂将三个独立的半导体器件（1）粘接形成整体；
S4，导线刻蚀步骤：通过气相沉积工艺在S3步骤中形成的整体的外围形成金属壳体，并根据各半导体器件（1）的接线关系，通过化学刻蚀或者激光烧蚀工艺形成各半导体器件（1）之间的互连导线（6）；
S5，引出端焊盘制作步骤：通过印刷焊锡膏或机械精密植锡球在最底层的半导体器件（1）底部制作出指定数量的引出端焊盘（8）。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326580A (zh) * 2018-11-20 2019-02-12 中国科学院苏州纳米技术与纳米仿生研究所南昌研究院 一种多芯片封装互联结构及多芯片封装互联方法
CN109479376A (zh) * 2016-07-26 2019-03-15 Zf 腓德烈斯哈芬股份公司 电路板装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101632175A (zh) * 2007-03-12 2010-01-20 美光科技公司 用于封装半导体装置的设备、经封装的半导体组件、制造用于封装半导体装置的设备的方法和制造半导体组件的方法
CN102332410A (zh) * 2011-09-29 2012-01-25 山东华芯半导体有限公司 一种芯片的封装方法及其封装结构
US20140054796A1 (en) * 2012-08-22 2014-02-27 Freescale Semiconductor, Inc. Stacked microelectronic packages having patterened sidewall conductors and methods for the fabrication thereof
CN104103532A (zh) * 2014-06-26 2014-10-15 中国航天科工集团第三研究院第八三五七研究所 一种多基板立体封装芯片方法
CN104299964A (zh) * 2014-09-23 2015-01-21 武汉新芯集成电路制造有限公司 一种层叠封装结构及其制备方法
CN205140962U (zh) * 2015-12-11 2016-04-06 苏州捷研芯纳米科技有限公司 一种多芯片3d二次封装半导体器件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101632175A (zh) * 2007-03-12 2010-01-20 美光科技公司 用于封装半导体装置的设备、经封装的半导体组件、制造用于封装半导体装置的设备的方法和制造半导体组件的方法
CN102332410A (zh) * 2011-09-29 2012-01-25 山东华芯半导体有限公司 一种芯片的封装方法及其封装结构
US20140054796A1 (en) * 2012-08-22 2014-02-27 Freescale Semiconductor, Inc. Stacked microelectronic packages having patterened sidewall conductors and methods for the fabrication thereof
CN104103532A (zh) * 2014-06-26 2014-10-15 中国航天科工集团第三研究院第八三五七研究所 一种多基板立体封装芯片方法
CN104299964A (zh) * 2014-09-23 2015-01-21 武汉新芯集成电路制造有限公司 一种层叠封装结构及其制备方法
CN205140962U (zh) * 2015-12-11 2016-04-06 苏州捷研芯纳米科技有限公司 一种多芯片3d二次封装半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109479376A (zh) * 2016-07-26 2019-03-15 Zf 腓德烈斯哈芬股份公司 电路板装置
CN109326580A (zh) * 2018-11-20 2019-02-12 中国科学院苏州纳米技术与纳米仿生研究所南昌研究院 一种多芯片封装互联结构及多芯片封装互联方法

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