CN103050494B - 具有dmos集成的半导体器件 - Google Patents

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Abstract

本申请涉及具有DMOS集成的半导体器件，该半导体器件包括具有用于将VDMOS器件连接到LDMOS器件的导电材料。所述半导体器件包括具有第一区域和第二区域的衬底，其中，第二区域被布置在第一区域上。沟槽从第二区域的顶表面延伸到第一区域。半导体衬底包括贴近第二区域的顶表面形成的VDMOS器件以及同样贴近第二区域的顶表面形成的LDMOS器件。VDMOS器件的漏极区域通过布置在沟槽中的导电材料电连接到LDMOS器件的源极区域。

Description

具有DMOS集成的半导体器件
背景技术
在功率应用设备中，使用扩散金属氧化物半导体(DMOS)器件，这是因为它们通过双极-CMOS-DMOS(BCD)工艺而补足了双极器件和互补金属氧化物半导体CMOS器件。例如，垂直扩散金属氧化物半导体(VDMOS)器件和横向扩散金属氧化物半导体(LDMOS)器件是典型地应用于降压变换器中的两种DMOS器件，该降压变换器被用作降压DC(直流)-DC变换器。
发明内容
描述了半导体器件，该半导体器件包括具有用于将VDMOS器件连接到LDMOS器件的导电材料的沟槽。在一种或多种实施方式中，半导体器件包括具有第一区域和第二区域的半导体衬底，其中第二区域被布置在第一区域上。沟槽从第二区域的顶表面延伸到第一区域。半导体衬底包括贴近第二区域的顶表面形成的VDMOS器件和LDMOS器件。VDMOS器件包括在第一区域中形成的漏极区域和在第二区域中形成的至少一个源极区域。LDMOS器件包括在第二区域中形成的漏极区域和源极区域。VDMOS器件的漏极区域通过布置在沟槽中的导电材料电连接到LDMOS器件的源极区域。
提供本发明内容来以简化的形式引入选择的概念，在下文的具体实施方式中将对选择的概念进行进一步的描述。本发明内容并不是要确定所要求保护的主题的关键特征或必要特征，也不是要用于帮助确定所要求保护的主题的范围。
附图说明
参考附图来描述具体实施方式。说明书和附图中的不同示例中使用的相同附图标记可以表示类似或相同的部件。
图1A是说明了根据本公开的一个示例性实施方式的半导体器件的图解局部横截面图，其中该半导体器件包括集成在半导体衬底中的VDMOS器件和LDMOS器件。
图1B是说明了根据本公开的另一示例性实施方式的半导体器件的图解局部横截面图，其中VDMOS器件包括扩散区域，LDMOS器件包括RESURF区域，该VDMOS器件是使用第一半导体衬底形成的，并且该LDMOS器件是使用独立于第一半导体衬底的第二半导体衬底形成的。
图2是说明了用于制造具有DMOS集成的半导体器件(例如图1A和图1B所示的器件)的示例性实施方式的工艺的流程图。
图3A到图3D是说明了根据图2所示的工艺来制造具有DMOS集成的半导体器件(例如图1A和图1B所示的器件)的图解局部横截面图。
具体实施方式
概述
描述了制造包括沟槽的半导体器件的技术，该沟槽具有用于将VDMOS器件连接到LDMOS器件的导电材料。在一种或多种实施方式中，半导体器件包括具有第一区域和第二区域的半导体衬底，其中第二区域被布置在第一区域上。半导体衬底包括从第二区域的顶表面延伸到第一区域的沟槽。半导体衬底包括贴近第二区域的顶表面形成的VDMOS器件和LDMOS器件。VDMOS器件包括形成在第一区域中的漏极区域和形成在第二区域中的至少一个源极区域。LDMOS器件包括形成在第二区域中的漏极区域和源极区域。VDMOS器件的漏极区域通过布置在沟槽中的导电材料电连接到LDMOS器件的源极区域。在一种或多种实施方式中，LDMOS器件和VDMOS器件可以被集成到单个半导体衬底上。在其它实施方式中，可以使用第一衬底制造VDMOS器件，并且可以使用独立于第一衬底的第二衬底制造LDMOS器件。
本公开的半导体器件提供降压变换器设计，该降压变换器设计将VDMOS器件用作低侧场效应晶体管(FET)并且将LDMOS器件用作高侧场效应晶体管。通过沟槽中的导电材料将VDMOS器件的漏极区域电连接到LDMOS器件的源极区域，可以利用衬底的背面来输出来自VDMOS器件(例如，低侧FET)的漏极电流。因此，当将半导体器件转换为单个管芯(die)时，可以利用该管芯的顶表面来进行降压变换器中的其它节点的布线(wiring)。
在以下讨论中，首先描述了示例性半导体器件。然后，描述了可被用来制造该示例性半导体器件的示例性流程。
示例性实施方式
图1A-1B说明了根据本公开的示例性实施方式的半导体器件100。如图所示，半导体器件100包括垂直扩散金属氧化物半导体(VDMOS)器件102和横向扩散金属氧化物半导体(LDMOS)器件104。VOMOS器件102和LDMOS器件104包括形成在半导体衬底108中的一个或多个有源区域106(例如源极区域106A、漏极区域106B)。例如，VDMOS器件102可以包括一个或多个源极区域106A和单个漏极区域106B。LDMOS器件104可以包括单个源极区域106A和单个漏极区域106B。利用有源区域106来创建集成电路器件工艺(例如金属氧化物半导体(MOS)工艺、微机电系统(MEMS)工艺等)。可以以各种方式配置有源区域106。在一个实施方式中，有源区域106能够在衬底108内提供电荷载流子。例如，有源硅区域106可以由n型扩散区域(例如第一导电类型)构成，该n型扩散区域能够提供额外的导电电子作为电荷载流子。在另一示例中，有源硅区域106可以由p型扩散区域(例如，第二导电类型)构成，该p型扩散区域能够提供额外的空穴作为电荷载流子。LDMOS器件104的一个或多个有源区域106(例如源极区域106A、漏极区域106B)贴近(例如邻近)衬底108的顶表面110形成。VDMOS器件102的一个或多个源极区域106A贴近(例如邻近)衬底108的表面110形成。VDMOS器件102的漏极区域106B贴近衬底108的底表面112形成。
VDMOS器件102的源极区域106A(示出了两个源极区域106A)形成在体区域114中(例如，第一源极区域106A形成在第一体区域114中，而第二源极区域106A形成在第二体区域114中)。体区域114由第二导电类型的掺杂材料(例如，p型材料)构成。在一种或多种实施方式中，源极区域106A和体区域114可以是通过适当的自对准注入技术(例如注入、退火等)制造的自对准区域。在一种或多种实施方式中，体区域114可以具有第二导电类型的大约1×1016/cm3到大约1×1018/cm3的掺杂浓度。
LDMOS器件104可以形成于第二导电类型的阱区域113中。如图所示，源极区域106A形成于阱区域113中，而漏极区域106B形成于延伸的漏极区域115中。当LDMOS器件104工作时，延伸的漏极区域115用作漂移区域。利用延伸的漏极区域115的掺杂分布和厚度来操控该延伸的漏极区域115上的电场。因此，应该预期的是，可以根据对LDMOS器件104的要求(例如击穿电压值、工作电压等)来采用各种掺杂分布和厚度的延伸的漏极区域115。在一种或多种实施方式中，该延伸的漏极区域115可以由大约1×1011/cm2到大约1×1014/cm2的(第一导电类型的)掺杂剂量来形成。然而，应该预期的是，可以根据对LDMOS器件104的要求(例如，导通电阻等)而采用其它掺杂剂量。如图所示，可以通过阱区域113来形成该延伸的漏极区域115的边界。在一种或多种实施方式中，阱区域113可以具有第二导电类型的大约1×1016/cm3到大约1×1018/cm3的掺杂浓度。
衬底108包括用于通过各种制造技术来形成一个或多个集成电路设备的基础材料，所述各种制造技术例如是光刻、离子注入、沉积、蚀刻等等。在一种或多种实施方式中，衬底108包括可以以各种方式配置的硅晶片的一部分。例如，衬底108可以包括n型硅晶片的一部分或p型硅晶片的一部分。在一个实施方式中，衬底108可以包括被配置为供应n型电荷载流子元的V族元素(例如磷、砷、锑等)。在另一实施方式中，衬底108可以包括被配置为供应p型电荷载流子元的IIIA族元素(例如硼等)。
VDMOS器件102和LDMOS器件104均包括在顶表面110上方形成的栅极116。如图所示，栅极116可以包括被布置在表面110和第二层120(例如多晶硅层或金属电极层)之间的第一层118(例如电介质层)。在一种或多种实施方式中，第一层118可以包括栅极氧化物材料，例如二氧化硅(SiO2)，氮化物材料，高k材料或类似物。第二层120还可以包括硅化物材料以降低层120的电阻率。在各种实施方式中，栅极116的厚度的范围可以是从大约一百(100)埃到大约十万(100000)埃。然而，栅极116的厚度可以根据对VDMOS器件102和LDMOS器件104的要求(例如可制造性、工作频率、增益、效率、厚度等)而变化。当将极性正确并且数值大于相应器件102、104的阈值电压(Vt)的电压施加到相应栅极116时，在每个栅极116下面形成导电区域122。导电区域122建立导电沟道，电荷载流子(例如多数载流子)能够经由该导电沟道在源极区域106A和漏极区域106B之间迁移。
VDMOS器件102的栅极116可以是双栅极124。双栅极124包括第一栅极区域126和第二栅极区域128，该第一栅极区域126和第二栅极区域128限定了位于它们自身之间的间隙130。间隙130用于减小VDMOS器件102的栅极-漏极电容(Cgd)。如图1A和图1B所示，第一栅极区域126至少部分地形成在VDMOS器件102的第一源极区域106A和第一体区域114上方。第二栅极区域128至少部分地形成在VDMOS器件102的第二源极区域106A和第二体区域114上方。
半导体器件100还包括外延区域132，外延区域132被配置作为当VDMOS器件102和/或LDMOS器件104工作时多数载流子迁移的路径。外延区域132由第一导电类型的材料构成。然而，外延区域132的掺杂分布低于源极区域106A和漏极区域106B的掺杂分布。例如，外延区域132可以具有第一导电类型的大约1×1014/cm3到大约1×1017/cm3的掺杂浓度。当器件102、104工作时，可以通过外延区域132的掺杂分布和厚度来操控外延区域132上的电场。因此，应当预期的是：取决于对半导体器件100的要求(例如击穿电压值、工作电压等)，可以采用各种掺杂分布和厚度的外延区域132。
源极区域106A、漏极区域106B和栅极116具有触点134(例如电极)，触点134提供器件100的各个部件之间的电气互连功能。可以以各种方式构造触点134。例如，触点134可以由多晶硅材料、金属一(金属1)材料、金属二(金属2)材料等构成。在一些应用中，触点134可以是提供器件100的不同层之间的垂直电连接的过孔。
半导体器件100还包括被限定在衬底108中的沟槽136，沟槽136具有沉积于其中的导电材料138。如图所示，沟槽136从大约顶表面110延伸到第一导电类型的衬底140(在图1A和图1B中，显示为N+衬底)。例如，衬底140可以被描述为第一区域，而衬底108可以被描述为布置在第一区域上的第二区域。因此，沟槽136可以延伸外延区域132的深度。衬底140可以用作VDMOS器件102的漏极106B。在一种或多种实施方式中，衬底140可以与衬底108(例如，衬底108的高掺杂部分)成一整体。在另一实施方式中，衬底140可以是通过各种半导体制造处理步骤耦合到衬底108的独立衬底。导电材料138提供衬底140与连接到LDMOS器件104的源极106A的触点142之间的电气互连。因此，VDMOS器件102的漏极106B(例如，衬底140)通过触点142和导电材料138连接到LDMOS器件104的源极106A。可以以各种方式构造触点142。例如，触点142可以由多晶硅材料、金属一(金属1)材料、金属二(金属2)材料等构成。应当预期的是，导电材料138还可以由一种或多种导电材料构成。例如，导电材料138可以是N+多晶硅材料或类似物。在一实施方式中，沟槽136和导电材料138(视为在一起)可以是N+插头(N+plug)。在特定实施方式中，沟槽136可以是大约一又二分之一(1.5)微米深。
如图1A和图1B所示，半导体器件100还可以包括由第二导电类型(在图1A和图1B中，显示为P+区域)构成的体接触区域144。在一种或多种实施方式中，源极区域106A和体接触区域136通过触点134结合在一起以提高器件100的可靠性并且减小寄生效应。
图1B说明了半导体器件100的另一实施方式，其中VDMOS器件102形成在第一半导体衬底108A中，而LDMOS器件104形成在独立于第一半导体衬底108A的第二半导体衬底108B中。如图所示，第一导电类型的衬底140A(例如第一区域)被布置在第一半导体衬底108A(例如第二区域)下方。同样地，第一导电类型的衬底140B(例如，第三区域)被布置在第二半导体衬底108B(例如第四区域)下方。可以使用不同的半导体衬底(例如第一半导体衬底108A、第二半导体衬底108B)来制造VDMOS器件102和LDMOS器件104，并且然后将VDMOS器件102和LDMOS器件104战略性地相互贴近地封装。在一实施方式中，在一个或多个封装步骤期间，可以将半导体衬底108A放置成与半导体衬底108B相邻，使得第一衬底140A与衬底140B电接触。如图1B所示，沟槽136形成于第二衬底108B中。该实施方式可以允许VDMOS器件102和/或LDMOS器件104接受较少的半导体制造处理步骤。
如图1B所示，VDMOS器件102还可以包括第一导电类型的布置在外延区域132中的扩散区域146。扩散区域146被外延区域132包围，并且从大约第一表面110延伸到至少一个体区域114下方。扩散区域146具有比外延区域132的掺杂浓度大的掺杂浓度，以减小VDMOS器件102的沟道电阻。例如，扩散区域146可以具有第一导电类型的大约1×1015/cm3到大约1×1017/cm3的掺杂浓度。尽管未在图1A中示出，但是应当预料到图1A中示出的VDMOS器件102也可以包括扩散区域146。
延伸的漏极区域115可以包括降低表面电场(RESURF)区域148，该降低表面电场区域148用于建立均匀的漂移区域电场以操控LDMOS器件104的击穿电压。RESURF区域148包括被延伸的漏极区域115围绕的第二导电类型的掺杂区域。尽管在图1B中示出了RESURF区域148，但是应该预料到：在一些实施方式中，图1A中示出的半导体器件100也可以包括RESURF区域148。
尽管图1A和图1B将半导体器件100示出为包括n沟道VDMOS器件102和n沟道LDMOS器件104，但是半导体器件100也可以被制造为包括p沟道VDMOS器件和LDMOS器件。应当理解的是，VDMOS器件102可以被配置为镜像的双栅极VDMOS器件。
示例性制造工艺
图2说明了采用半导体制造技术来制造具有形成于半导体衬底中的VDMOS和LDMOS的半导体器件(例如图1A和图1B中所示的器件100)的示例性工艺200。图3A-图3D说明了在示例性半导体晶片302中形成示例性半导体器件300。如图2所示，使用半导体晶片形成VDMOS器件(方框202)。图3A示出了其中形成有VDMOS器件304的晶片302。例如，VDMOS器件304在第一导电类型的外延区域308中包括第二导电类型的一个或多个体区域306，可以通过适当的体区域形成技术(例如掺杂物注入、退火等)形成该体区域306。如图所示，贴近晶片302的顶表面309形成体区域306。通过适当的源极区域形成技术(例如掺杂物注入、退火等)在每个体区域306中形成第一导电类型的源极区域310。贴近(例如，邻近)源极区域310形成第二导电类型的体接触区域311，以提高器件300的可靠性并且减小寄生效应。
如图3A所示，晶片302包括贴近(例如，邻近)于晶片302的底表面314的第一导电类型的衬底312。在一实施方式中，衬底312可以被形成(例如，注入，等)在晶片302中。在另一实施方式中，可以依靠一种或多种适当的耦合技术(例如粘附等)将衬底312耦合到晶片302。衬底312被配置为用作VDMOS器件304的漏极区域314。在一实施方式中，衬底312可以被称为第一区域，而晶片302可以被称为第二区域。
可以在晶片302的表面309之上形成VDMOS器件304的一个或多个栅极316。例如，在晶片302的顶表面309上方沉积氧化层318和多晶硅层320。通过各种栅极定义工艺(gatedefinition process)来定义氧化层318和多晶硅层320。在一实施方式中，可以对层318、320实施适当的光刻工艺和适当的蚀刻工艺以形成双栅极322。如图3A所示，双栅极322包括第一栅极区域324和第二栅极区域326，该第一栅极区域324和第二栅极区域326限定了用于减小VDMOS器件304的栅极-漏极电容的间隙327。第一栅极区域324至少部分地形成在第一源极区域310A上方，而第二栅极区域326至少部分地形成在第二源极区域310B上方。
使用半导体晶片形成LDMOS器件(方框204)。如图3B所示，晶片302包括LDMOS器件328。LDMOS器件328形成在第二导电类型的阱330中。可以通过一种或多种适当的阱形成技术(例如，掺杂物注入、退火等)贴近(例如，邻近)于表面309在外延区域308中注入阱330。然后将延伸的漏极区域332注入(例如，离子注入等)阱330中以在LDMOS器件328工作时用作漂移区域。在LDMOS器件328中形成(例如，注入、退火等)第一导电类型的漏极区域334和第一导电类型的源极区域336。如图3B所示，在延伸的漏极区域332中形成漏极区域334，并且在阱330中形成源极区域336。LDMOS器件328还包括贴近(例如，邻近)源极区域336形成的第二导电类型的体接触区域338。
在表面309上方形成LDMOS器件328的栅极340。如上文针对一个或多个栅极316所描述的，在表面309上方沉积氧化层342和多晶硅层344。然后，对层342、344实施一种或多种光刻工艺并且选择性地蚀刻该层342、344以形成栅极区域346。如图所示，栅极区域346至少部分地形成在源极区域336和延伸的漏极区域332上方。
在半导体晶片中形成沟槽(方框206)。如图3C所示，在晶片302中形成沟槽348。在一实施方式中，可以利用一种或多种适当的深沟槽隔离技术来形成该沟槽(方框208)。在示例性的实施方式中，沟槽348可以是大约一又二分之一(1.5)微米深。沟槽348从表面309延伸到衬底312。然后在沟槽中沉积导电材料(方框210)。例如，可以利用物理气相沉积、化学气相沉积、电化学沉积等等来沉积导电材料350。导电材料350可以包括诸如掺杂的多晶硅材料(例如，N+掺杂多晶硅)、金属(例如铜、铝)或之类的任何适当的导电材料。在一实施方式中，沟槽348和导电材料350可以包括N+插头。
在半导体晶片的表面上方形成封装结构(方框212)。如图3D所示，在晶片302的表面309上方形成封装结构352以包围栅极316、340。可以以各种方式来构造封装结构352。例如，封装结构352可以包括电介质材料，例如二氧化硅(SiO2)材料、苯并环丁烯(BCB)材料等。在封装结构中形成一个或多个过孔区域(方框214)。图3D还示出了在封装结构352中通过一种或多种蚀刻工艺(例如湿法蚀刻、干法蚀刻)形成的过孔区域354，以允许连接到栅极316、340、源极区域310、336、漏极区域334和导电材料350。在过孔区域354中沉积(例如，物理气相沉积、化学气相沉积、分子束外延等等)导电材料356以形成提供半导体器件300的各个部件之间的电气互连的触点358。在一种或多种实施方式中，导电材料356可以包括多晶硅材料、金属1材料、金属2材料等等。如图3D所示，衬底312(例如，VDMOS器件304的漏极区域314)通过沟槽348中沉积的导电材料350和过孔区域354A中沉积的导电材料356电耦合到LDMOS器件328的源极区域336。
应当理解的是，上文描述的制造技术仅仅是示例性的，并且可以与上面的描述不同地执行上述制造技术。例如，可以在制造VDMOS器件之前制造LDMOS器件，等等。还应当理解的是，当正在制造VDMOS器件和/或LDMOS器件时，将利用适当的步骤来保护其它器件(VDMOS器件或LDMOS器件)不受到进一步处理步骤的影响。
此外，尽管图3A-3D示出了具有n沟道VDMOS器件304和LDMOS器件328的半导体器件300，但是器件300也可以被制造为包括p沟道VDMOS和/或LDMOS器件。
总结
虽然已经以具体到结构特征和/或工艺操作的语言描述了本主题，但是应当理解的是，所附权利要求中限定的主题并不是必然受限于上文描述的具体特征或动作。相反，上文描述的具体特征和动作被公开作为实施权利要求的示例性形式。

Claims (19)

1.一种半导体器件，包括：
半导体衬底，其具有第一区域和布置在所述第一区域上的第二区域；
VDMOS器件，所述VDMOS器件是使用所述半导体衬底形成的，并且贴近所述第二区域的顶表面布置所述VDMOS器件，所述VDMOS器件具有形成于所述第一区域中的第一漏极区域以及形成于所述第二区域中的至少一个第一源极区域，所述VDMOS器件包括扩散区域，所述扩散区域被布置在所述第二区域中，并且所述扩散区域与所述至少一个第一源极区域具有相同的导电类型；
LDMOS器件，所述LDMOS器件是使用所述半导体衬底形成的，并且贴近所述第二区域的顶表面布置所述LDMOS器件，所述LDMOS器件具有形成于所述第二区域中的第二漏极区域以及形成于所述第二区域中的第二源极区域，所述LDMOS器件包括延伸的漏极区域，所述延伸的漏极区域包括降低表面电场区域，所述降低表面电场区域被配置为建立均匀的漂移区域电场以操控所述LDMOS器件的击穿电压；
封装结构，其被布置在所述第二区域的顶表面上方；
第一沟槽，其形成于所述半导体衬底中并且穿过所述封装结构，所述第一沟槽从所述封装结构的顶表面延伸到所述第一区域；
第二沟槽，其被形成为穿过所述封装结构，所述第二沟槽从所述封装结构的顶表面延伸到所述第二源极区域；以及
导电材料，其被直接布置在所述封装结构的顶表面上方，并且被布置在所述第一沟槽和所述第二沟槽内，以用于将所述第一漏极区域电耦合到所述第二源极区域。
2.如权利要求1所述的半导体器件，其中，所述导电材料包括掺杂的多晶硅材料。
3.如权利要求1所述的半导体器件，其中，所述VDMOS器件包括形成在所述第二区域的所述顶表面上方的双栅极，所述双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域限定了位于所述第一栅极区域与所述第二栅极区域之间的间隙。
4.如权利要求1所述的半导体器件，其中，所述第二区域包括第一导电类型的掺杂浓度为1×1014/cm3到1×1017/cm3的外延区域。
5.如权利要求4所述的半导体器件，其中，所述至少一个源极区域包括所述第一导电类型的、形成在第二导电类型的体区域中的至少一个源极区域，所述体区域被布置在所述外延区域中。
6.如权利要求1所述的半导体器件，其中，所述第一区域独立于所述第二区域。
7.如权利要求1所述的半导体器件，其中，所述第一区域与所述第二区域成一整体。
8.一种半导体器件，包括：
第一半导体衬底，其具有第一区域和布置在所述第一区域上的第二区域；
第二半导体衬底，其具有第三区域和布置在所述第三区域上的第四区域；
VDMOS器件，所述VDMOS器件是使用所述第一半导体衬底形成的，并且贴近所述第二区域的顶表面布置所述VDMOS器件，所述VDMOS器件具有形成于所述第一区域中的第一漏极区域以及形成于所述第二区域中的至少一个第一源极区域，所述VDMOS器件包括扩散区域，所述扩散区域被布置在所述第二区域中，并且所述扩散区域与所述至少一个第一源极区域具有相同的导电类型；
LDMOS器件，所述LDMOS器件是使用所述第二半导体衬底形成的，并且贴近所述第四区域的所述顶表面布置所述LDMOS器件，所述LDMOS器件具有形成于所述第四区域中的第二漏极区域以及形成于所述第四区域中的第二源极区域，所述LDMOS器件包括延伸的漏极区域，所述延伸的漏极区域包括降低表面电场区域，所述降低表面电场区域被配置为建立均匀的漂移区域电场以操控所述LDMOS器件的击穿电压；
封装结构，其被布置在所述第一半导体衬底和所述第二半导体衬底上方；
第一沟槽，其形成于所述第二半导体衬底中并且穿过所述封装结构，所述第一沟槽从所述封装结构的顶表面穿过所述第四区域延伸到所述第三区域；
第二沟槽，其被形成为穿过所述封装结构，所述第二沟槽从所述封装结构的顶表面延伸到所述第二源极区域；以及
导电材料，其被直接布置在所述封装结构的顶表面上方，并且被布置在所述第一沟槽和所述第二沟槽内，以用于将所述第一漏极区域电耦合到所述第二源极区域。
9.如权利要求8所述的半导体器件，其中，所述导电材料包括掺杂的多晶硅材料。
10.如权利要求8所述的半导体器件，其中，所述VDMOS器件包括形成在所述第二区域的所述顶表面上方的双栅极，所述双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域限定了位于所述第一栅极区域与所述第二栅极区域之间的间隙。
11.如权利要求8所述的半导体器件，其中，所述第二区域包括第一导电类型的掺杂浓度为1×1014/cm3到1×1017/cm3的外延区域。
12.如权利要求11所述的半导体器件，其中，所述至少一个源极区域包括所述第一导电类型的、形成在第二导电类型的体区域中的至少一个源极区域，所述体区域被布置在所述外延区域中。
13.如权利要求8所述的半导体器件，其中，所述第一区域独立于所述第二区域。
14.如权利要求8所述的半导体器件，其中，所述第一区域与所述第二区域成一整体。
15.一种用于形成半导体器件的工艺，包括：
使用半导体晶片形成VDMOS器件，所述半导体晶片具有第一区域和布置在所述第一区域上的第二区域，所述VDMOS器件具有形成于所述第一区域中的第一漏极区域以及形成于所述第二区域中的至少一个第一源极区域，所述VDMOS器件包括扩散区域，所述扩散区域被布置在所述第二区域中，并且所述扩散区域与所述至少一个第一源极区域具有相同的导电类型；
使用所述半导体晶片形成LDMOS器件，所述LDMOS器件具有形成于所述第二区域中的第二漏极区域以及形成于所述第二区域中的第二源极区域，所述LDMOS器件包括延伸的漏极区域，所述延伸的漏极区域包括降低表面电场区域，所述降低表面电场区域被配置为建立均匀的漂移区域电场以操控所述LDMOS器件的击穿电压；
在所述第二区域的顶表面上方形成封装结构；
在所述封装结构中形成一个或多个过孔区域；
在所述半导体晶片中并且穿过所述封装结构形成第一沟槽，所述第一沟槽从所述封装结构的顶表面穿过所述第二区域延伸到所述第一区域；
穿过所述封装结构形成第二沟槽，所述第二沟槽从所述封装结构的顶表面延伸到所述第二源极区域；以及
直接在所述封装结构上方并且在在所述第一沟槽和所述第二沟槽中沉积导电材料以将所述第一漏极区域电耦合到所述第二源极区域。
16.如权利要求15所述的工艺，其中，形成沟槽还包括：采用一种或多种深沟槽隔离工艺来在所述半导体晶片中形成沟槽，所述沟槽从所述第二区域的顶表面延伸到所述第一区域。
17.如权利要求15所述的工艺，其中，所述沟槽为1.5微米深。
18.如权利要求15所述的工艺，其中，所述VDMOS器件包括在所述第二区域的所述顶表面上方形成的双栅极，所述双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域限定了位于所述第一栅极区域与所述第二栅极区域之间的间隙。
19.如权利要求15所述的工艺，其中，沉积导电材料还包括：在所述沟槽中沉积掺杂的多晶硅材料。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8896128B2 (en) * 2012-11-16 2014-11-25 Infineon Technologies Ag Integrated circuit, a semiconductor die arrangement and a method for manufacturing an integrated circuit
US9660074B2 (en) * 2014-08-07 2017-05-23 Texas Instruments Incorporated Methods and apparatus for LDMOS devices with cascaded RESURF implants and double buffers
US10347656B2 (en) * 2016-07-18 2019-07-09 Semiconductor Components Industries, Llc Semiconductor device and monolithic semiconductor device including a power semiconductor device and a control circuit
CN110942992B (zh) * 2018-09-21 2021-08-17 无锡华润上华科技有限公司 垂直双扩散半导体元器件及其制造方法
CN112510094A (zh) * 2020-12-01 2021-03-16 无锡先瞳半导体科技有限公司 一种生产nldmos器件的方法及nldmos器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1723601A (zh) * 2002-12-10 2006-01-18 皇家飞利浦电子股份有限公司 集成的半桥功率电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
JP4088063B2 (ja) * 2001-11-14 2008-05-21 株式会社東芝 パワーｍｏｓｆｅｔ装置
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US7566931B2 (en) * 2005-04-18 2009-07-28 Fairchild Semiconductor Corporation Monolithically-integrated buck converter
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US8168490B2 (en) * 2008-12-23 2012-05-01 Intersil Americas, Inc. Co-packaging approach for power converters based on planar devices, structure and method
TWI456738B (zh) * 2010-09-02 2014-10-11 Sinopower Semiconductor Inc 整合轉換器之半導體元件及其封裝結構

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1723601A (zh) * 2002-12-10 2006-01-18 皇家飞利浦电子股份有限公司 集成的半桥功率电路

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