CN103035610A - Rfldmos中连接阱和基板的电连接结构及制造方法 - Google Patents

Rfldmos中连接阱和基板的电连接结构及制造方法 Download PDF

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Abstract

本发明公开了一种RFLDMOS中连接阱和基板的电连接结构及制造方法,在P型基板上生长P型外延;生长氧化硅热氧层,其上淀积氮化硅层;光刻和干刻形成场氧开口;淀积氧化硅阻挡层,光刻和干刻打开场氧开口处的氧化硅阻挡层,刻蚀P型外延至基板上形成沟槽;湿法去除氧化硅阻挡层,生长场氧;光刻和湿法刻蚀去除沟槽内的场氧,进行小角度大剂量P型离子注入;淀积非掺杂多晶硅;回刻去除氮化硅层上面的多晶硅;再次进行热氧化;光刻和湿法刻蚀去除沟槽上的热氧化层,向沟槽内的多晶硅垂直注入P型离子;进行热开销使注入离子扩散。本发明降低了电阻,完全满足MOS管接地端通过硅晶片背面引出的要求,并降低接地金属连线引起的高电感对射频性能的影响。

Description

RFLDMOS中连接阱和基板的电连接结构及制造方法
技术领域
本发明涉及半导体集成电路领域,特别涉及一种RFLDMOS中连接阱和基板的电连接结构及制造方法。
背景技术
在击穿电压大于50V的RFLDMOS中,需要在重掺杂的硅基板上1生长一定厚度且轻掺杂的硅作为外延层2,基板重掺杂是为了降低基底电阻和提高散热性能,而轻掺杂的外延层则为了满足击穿电压的要求。如图1所示,在器件中阱(P well)需要连到硅基板,然后从背面引出以降低接地电感,目前通常采用在轻掺杂的硅外延层2生长后再进行离子注入并高温炉管推进形成高掺杂区(图1中的P Sinker)的接触来得到低电阻通道,这个方法的缺点是工艺时间长,费用高。
发明内容
本发明要解决的技术问题是提供一种RFLDMOS中连接阱和基板的电连接结构及制造方法,可以形成很低的电阻通道,降低接地金属连线引起的高电感对射频性能的影响。
为解决上述技术问题,本发明的RFLDMOS中连接阱和基板的电连接结构,所述RFLDMOS包括P型重掺杂基板、位于P型重掺杂基板上的P型轻掺杂外延,所述P型轻掺杂外延中形成有P阱,所述电连接结构为一沟槽,所述沟槽的底部位于基板内,沟槽内填充有多晶硅,沟槽和多晶硅注入有P型杂质。
此外,本发明提供一种RFLDMOS中连接阱和基板的电连接结构的制造方法,包括以下步骤:
步骤一,在P型基板上进行P型外延生长;在P型外延上生长氧化硅热氧层,在氧化硅热氧层上淀积氮化硅层,所述氮化硅层的厚度大于氧化硅热氧层的厚度;进行光刻和干刻形成场氧开口;
步骤二,淀积氧化硅阻挡层,光刻和干刻打开场氧开口处的氧化硅阻挡层,在打开区域对P型外延进行刻蚀,形成底部位于P型基板内的沟槽;
步骤三,湿法去除氧化硅阻挡层,进行热氧化生长场氧;
步骤四,光刻和湿法刻蚀去除沟槽内的场氧,并进行小角度的P型离子注入,注入剂量为1015~1016cm-2,注入能量为5~20keV,与垂直注入的夹角为3~7度;
步骤五,淀积非掺杂的多晶硅,沟槽内填满多晶硅;
步骤六,回刻去除氮化硅层上面的多晶硅,沟槽内的多晶硅低于基板;
步骤七,再次进行热氧化;
步骤八,光刻和湿法刻蚀去除沟槽上的热氧化层,对沟槽内的多晶硅垂直注入P型离子,剂量为1015~1016cm-2,能量为5~35keV;
步骤九,去除氮化硅层和氧化硅热氧层,进行高温推进使注入离子扩散;
步骤十,进行后续的RFLDMOS器件形成工艺,包括生长栅氧化硅和形成多晶硅栅极、P阱离子注入和高温推进、N型漂移区离子注入、源漏区离子注入、快速热退火、形成金属硅化物和接触孔。
步骤一中,所述P型基板为重掺杂,掺杂离子为硼,浓度大于1020cm-3。所述P型外延为轻掺杂,掺杂离子为硼,掺杂浓度为1014~1016cm-3,其中P型外延厚度每增加1μm,器件的击穿电压提高10~12伏。氧化硅热氧层的厚度为100~300埃,氮化硅层的厚度是1000~3000埃。其中优选的,氧化硅热氧层的厚度为150埃,氮化硅层的厚度为1500埃。
步骤二中,氧化硅阻挡层的厚度为2000~5000埃。优选的,氧化硅阻挡层的厚度为3000埃。
步骤四和步骤八中,注入的P型离子为硼。
步骤五中,位于P型外延上的多晶硅厚度是沟槽宽度的1.5倍以上。
本发明采用了深沟槽、侧壁大剂量离子注入、多晶硅填充和回刻工艺,形成连接阱和基板的电连接结构,大大降低了电阻,完全满足MOS管接地端通过硅晶片背面引出的要求,并降低接地金属连线引起的高电感对射频性能的影响;本发明流程简单易行,可以和厚场氧介质隔离结构及工艺集成在一起实现,可最小化工艺成本;工艺模块完成后的整个晶体表面平坦,为后续工艺缺陷的降低提供了保证。
附图说明
图1是现有制造工艺形成的RFLDMOS器件结构示意图;
图2-图11是本发明电连接结构和厚场氧隔离介质层结构集成的制造过程中器件的截面示意图;
图12是形成有连接阱和基板的电连接结构的RFLDMOS器件结构示意图。
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细的说明。
本发明RFLDMOS中连接阱和基板的电连接结构的制造工艺,可与厚场氧隔离介质层结构的工艺集成在一起,包括以下步骤:
步骤一,在重掺杂的P型基板1上进行轻掺杂的P型外延2生长,对常用的RFLDMOS器件,外延层厚度在5~15微米;所述P型基板为重掺杂,掺杂离子为硼,浓度大于1020cm-3;P型外延的掺杂离子为硼,掺杂浓度为1014~1016cm-3,其中P型外延厚度每增加1μm,器件的击穿电压提高10~12伏;
步骤二,在P型外延2上生长一层氧化硅热氧层3,在氧化硅热氧层3上淀积一层氮化硅层4,氧化硅热氧层的厚度为100~300埃,优选的厚度为150埃,氮化硅层的厚度是1000~3000埃,优选的厚度为1500埃;进行光刻和干刻形成场氧开口,如图2所示;所述场氧开口在器件的外部,位于欲形成电连接结构处和形成厚场氧隔离介质层结构处;干刻可以只打开氧化硅阻挡层5,也可以凹进硅基板中以补偿场氧化后体积的增加;
步骤三,淀积一层氧化硅阻挡层5,如图3所示;光刻和干刻打开场氧开口处的氧化硅阻挡层5,光阻去除后在打开区域对P型外延2进行刻蚀,一直刻蚀到P型基板1上,形成底部位于P型基板内的沟槽6,如图4所示;在后续形成厚场氧隔离介质层结构处刻蚀的相邻沟槽6之间为侧壁7,所述侧壁7的厚度是沟槽6的宽度的0.5~0.8倍;
步骤四,湿法去除氧化硅阻挡层,进行热氧化生长场氧8,如图5所示沟槽6之间的侧壁7被完全消耗;
步骤五,光刻打开后续形成电连接结构处,而厚场氧隔离介质层结构处由光刻胶保护,湿法刻蚀去除打开区域沟槽6内的场氧,再进行小角度、大剂量、小能量的离子注入,如图6所示,之后去除光刻胶;对N型的RFLDMOS器件,注入离子为硼,注入时与垂直注入的夹角为3~7度,注入剂量为1015~1016cm-2,注入能量为5~20keV;
步骤六,淀积非掺杂的多晶硅9,沟槽6内填满多晶硅,如图7所示,位于P型外延2上的多晶硅厚度是沟槽宽度的1.5倍以上,以保证沟槽封口完整;
步骤七,如图8所示,回刻去除氮化硅层4上面的多晶硅9,沟槽内的多晶硅低于基板,即沟槽内的多晶硅表面位于P型外延表面以下;
步骤八,再次进行热氧化形成热氧化层10,如图9所示,在厚场氧隔离介质层结构中多晶硅就完全封在热氧化层10中成为厚隔离介质的一部分,厚场氧隔离介质层结构形成;然后湿法去除氮化硅层4;
步骤九,光刻打开后续形成电连接结构处,湿法刻蚀去除打开区域沟槽6上的热氧化层10,对沟槽6内的多晶硅9垂直注入P型硼离子,剂量为1015~1016cm-2,能量为5~35keV,如图10所示;
步骤十,去除光刻胶和氧化硅热氧层3,进行高温热推进使注入离子扩散,电连接结构形成,如图11所示;
步骤十一,进行后续的RFLDMOS器件形成工艺,包括生长栅氧化硅和形成多晶硅栅极、P阱离子注入和高温推进、N型漂移区离子注入、源漏区离子注入、快速热退火、形成金属硅化物和接触孔,最终形成具有本发明的多晶硅下沉电连接结构的RFLDMOS器件截面图,如图12所示。
本发明采用了深沟槽、侧壁大剂量离子注入、多晶硅填充和回刻工艺,形成连接阱和基板的电连接结构,大大降低了电阻,完全满足MOS管接地端通过硅晶片背面引出的要求,并降低接地金属连线引起的高电感对射频性能的影响;本发明流程简单易行,可以和厚场氧介质隔离结构及工艺集成在一起实现,可最小化工艺成本;工艺模块完成后的整个晶体表面平坦,为后续工艺缺陷的降低提供了保证。本发明也可用于高工作电压器件的其它工艺中。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员可做出许多变形和改进,这些也应视为本发明的保护范围。

Claims (10)

1.一种RFLDMOS中连接阱和基板的电连接结构,所述RFLDMOS包括P型重掺杂基板、位于P型重掺杂基板上的P型轻掺杂外延,所述P型轻掺杂外延中形成有P阱,其特征在于:所述电连接结构为一沟槽,所述沟槽的底部位于基板内,沟槽内填充有多晶硅,沟槽和多晶硅注入有P型杂质。
2.一种RFLDMOS中连接阱和基板的电连接结构的制造方法,其特征在于,包括以下步骤:
步骤一,在P型基板上进行P型外延生长;在P型外延上生长氧化硅热氧层,在氧化硅热氧层上淀积氮化硅层,所述氮化硅层的厚度大于氧化硅热氧层的厚度;进行光刻和干刻形成场氧开口;
步骤二,淀积氧化硅阻挡层,光刻和干刻打开场氧开口处的氧化硅阻挡层,在打开区域对P型外延进行刻蚀,形成底部位于P型基板内的沟槽;
步骤三,湿法去除氧化硅阻挡层,进行热氧化生长场氧;
步骤四,光刻和湿法刻蚀去除沟槽内的场氧,并进行小角度的P型离子注入,注入剂量为1015~1016cm-2,注入能量为5~20keV,与垂直注入的夹角为3~7度;
步骤五,淀积非掺杂的多晶硅,沟槽内填满多晶硅;
步骤六,回刻去除氮化硅层上面的多晶硅,沟槽内的多晶硅低于基板;
步骤七,再次进行热氧化;
步骤八,光刻和湿法刻蚀去除沟槽上的热氧化层,对沟槽内的多晶硅垂直注入P型离子,剂量为1015~1016cm-2,能量为5~35keV;
步骤九,去除氮化硅层和氧化硅热氧层,进行高温推进使注入离子扩散;
步骤十,进行后续的RFLDMOS器件形成工艺,包括生长栅氧化硅和形成多晶硅栅极、P阱离子注入和高温推进、N型漂移区离子注入、源漏区离子注入、快速热退火、形成金属硅化物和接触孔。
3.根据权利要求2所述的RFLDMOS中连接阱和基板的电连接结构的制造方法,其特征在于,步骤一中,所述P型基板为重掺杂,掺杂离子为硼,浓度大于1020cm-3
4.根据权利要求2所述的RFLDMOS中连接阱和基板的电连接结构的制造方法,其特征在于,步骤一中,所述P型外延为轻掺杂,掺杂离子为硼,掺杂浓度为1014~1016cm-3,其中P型外延厚度每增加1μm,器件的击穿电压提高10~12伏。
5.根据权利要求2所述的RFLDMOS中连接阱和基板的电连接结构的制造方法,其特征在于,步骤一中,氧化硅热氧层的厚度为100~300埃,氮化硅层的厚度是1000~3000埃。
6.根据权利要求5所述的RFLDMOS中连接阱和基板的电连接结构的制造方法,其特征在于,氧化硅热氧层的厚度为150埃,氮化硅层的厚度为1500埃。
7.根据权利要求2所述的RFLDMOS中连接阱和基板的电连接结构的制造方法,其特征在于,步骤二中,氧化硅阻挡层的厚度为2000~5000埃。
8.根据权利要求7所述的RFLDMOS中连接阱和基板的电连接结构的制造方法,其特征在于,步骤二中,氧化硅阻挡层的厚度为3000埃。
9.根据权利要求2所述的RFLDMOS中连接阱和基板的电连接结构的制造方法,其特征在于,步骤四和步骤八中,注入的P型离子为硼。
10.根据权利要求2所述的RFLDMOS中连接阱和基板的电连接结构的制造方法,其特征在于,步骤五中,位于P型外延上的多晶硅厚度是沟槽宽度的1.5倍以上。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465406A (zh) * 2014-12-29 2015-03-25 上海华虹宏力半导体制造有限公司 Rfldmos器件阵列版图中超深沟槽的排列方法
CN104576393A (zh) * 2013-10-22 2015-04-29 上海华虹宏力半导体制造有限公司 Rfldmos器件的制造方法
CN106206723A (zh) * 2015-05-08 2016-12-07 北大方正集团有限公司 射频水平双扩散金属氧化物半导体器件及制作方法
CN106206724A (zh) * 2015-05-08 2016-12-07 北大方正集团有限公司 一种高频水平双扩散氧化物半导体器件及其制作方法
CN106206311A (zh) * 2015-05-08 2016-12-07 北大方正集团有限公司 一种高频水平双扩散氧化物半导体器件及其制作方法
CN108400168A (zh) * 2018-02-27 2018-08-14 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101288173A (zh) * 2005-08-25 2008-10-15 飞思卡尔半导体公司 采用多晶填充的沟槽的半导体器件
CN101577241A (zh) * 2008-05-06 2009-11-11 上海华虹Nec电子有限公司 在三极管和mos管混合电路制备中实现隔离结构的方法
CN102088035A (zh) * 2010-09-21 2011-06-08 上海韦尔半导体股份有限公司 沟槽式mosfet及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101288173A (zh) * 2005-08-25 2008-10-15 飞思卡尔半导体公司 采用多晶填充的沟槽的半导体器件
CN101577241A (zh) * 2008-05-06 2009-11-11 上海华虹Nec电子有限公司 在三极管和mos管混合电路制备中实现隔离结构的方法
CN102088035A (zh) * 2010-09-21 2011-06-08 上海韦尔半导体股份有限公司 沟槽式mosfet及其制造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576393A (zh) * 2013-10-22 2015-04-29 上海华虹宏力半导体制造有限公司 Rfldmos器件的制造方法
CN104576393B (zh) * 2013-10-22 2017-08-08 上海华虹宏力半导体制造有限公司 Rfldmos器件的制造方法
CN104465406A (zh) * 2014-12-29 2015-03-25 上海华虹宏力半导体制造有限公司 Rfldmos器件阵列版图中超深沟槽的排列方法
CN106206723A (zh) * 2015-05-08 2016-12-07 北大方正集团有限公司 射频水平双扩散金属氧化物半导体器件及制作方法
CN106206724A (zh) * 2015-05-08 2016-12-07 北大方正集团有限公司 一种高频水平双扩散氧化物半导体器件及其制作方法
CN106206311A (zh) * 2015-05-08 2016-12-07 北大方正集团有限公司 一种高频水平双扩散氧化物半导体器件及其制作方法
CN106206723B (zh) * 2015-05-08 2019-06-28 北大方正集团有限公司 射频水平双扩散金属氧化物半导体器件及制作方法
CN106206311B (zh) * 2015-05-08 2019-06-28 北大方正集团有限公司 一种高频水平双扩散氧化物半导体器件及其制作方法
CN106206724B (zh) * 2015-05-08 2019-08-06 北大方正集团有限公司 一种高频水平双扩散氧化物半导体器件及其制作方法
CN108400168A (zh) * 2018-02-27 2018-08-14 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法

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