CN103000672B - 半导体主体有掺杂材料区域的元器件和生成该区域的方法 - Google Patents

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Abstract

本发明涉及一种半导体元器件，具有半导体主体，该半导体具有第一侧和与第一侧相对的第二侧。在半导体主体中，由氧-复合体组成的掺杂材料构成掺杂材料区域。该掺杂材料区域沿着从第一侧向第二侧的方向延伸经过长度至少为10μm的部段L。经过该部段L的掺杂材料区域具有从1x1017cm-3至5x1017cm-3的氧浓度。

Description

半导体主体有掺杂材料区域的元器件和生成该区域的方法
技术领域
本发明的实施例涉及一种在半导体主体中具有延伸的掺杂材料区域的半导体元器件，其掺杂材料浓度有较小的变化。实施例特别是涉及具有这种掺杂材料区域的功率半导体元器件。另外，本发明的实施例还涉及一种用于在半导体中生成这种掺杂材料区域的方法。
背景技术
所有半导体元器件中都需要位于半导体主体内的掺杂材料区域。对于一些应用来说，需要自身延伸到半导体主体内的深处或自身位于半导体主体内的深处的掺杂材料区域。对此例如IGBT或二极管的场截止区。这种场截止区、即半导体主体内深处的掺杂增多的区域的生成，例如已在DE102004047749A1中作了描述。
特别是在半导体片直径较小(≤6吋)或厚度大于200μm时，通常通过扩散来生成场截止区。另外，例如为了生成作为场截止区的n掺杂材料区域，需要使磷原子或硒原子扩散到半导体主体中。此时，通常得出具有高斯分布或在半导体主体中的渗透深度典型地在1μm至30μm之间的掺杂材料分布。
必须在温度较低时根据半导体片厚度和半导体片直径生成的场截止区通常通过注入质子来生成。此时，为了形成理想的n掺杂的场截止区，通常400℃范围内的温度就已经足够。但此时的缺点是，由此产生的场截止区的掺杂分布具有明显的波动性。这可能会在例如由IGBT实现的断路过程中例如导致电流和电压特性曲线中斜率不期望地变化。另外，在有些情况下，掺杂分布的波动性可能会对断路过程的挠性造成负面影响。
发明内容
本发明的目的在于提供一种具有掺杂材料浓度变化小的掺杂材料区域、特别是场截止区的半导体元器件。另外还要提供一种用于生成这种位于半导体主体中的掺杂材料区域的方法。
以下对本发明的实施例作进一步说明。但本发明不局限于具体描述的实施方式，而是可以通过适当的方式加以修改和变化。为了实现符合本发明的其它实施方式，本发明的范畴也包括将一种实施方式的单个特点和特点组合与另一种实施方式的特点和特点组合适当地组合在一起。
本发明的一种实施方式为，半导体元器件具有带有上侧和与上侧相对的下侧的半导体主体以及位于半导体主体中的掺杂材料区域。此时，这个掺杂材料区域通过由氧/空穴-复合体组成的掺杂材料构成，沿着从上侧向下侧的方向延伸经过长度至少为10μm的部段L，并且经过该部段L具有从1x1017cm-3至5x1017cm-3的范围中的氧浓度。在另一个实施方式中，经过部段L的掺杂材料区域具有在从2x1017cm-3至5x1017cm-3的范围中的氧浓度。在另一个实施方式中，经过部段L的掺杂材料区域具有在从3x1017cm-3至5x1017cm-3的范围中的氧浓度。
掺杂材料区域中特定的氧浓度可以形成通过氧/空穴-复合体组成的掺杂材料。在此，氧/空穴-复合体是一种产物，其还包括作为组成部分的氧，同时，氧没有进入具有该复合体的其它成分的化学键。通过使这一特定氧浓度遍及整个部段L，可以在形成氧/空穴-复合体的基础上经过部段L均匀地形成掺杂材料。因此可以提供掺杂材料浓度变化较小的掺杂材料区域。掺杂材料区域例如具有掺杂材料浓度，其沿着部段L最多变化了15倍(Faktor)，此外例如变化了10倍，再例如变化了3倍。
在本发明的一个实施方式中，半导体主体至少部分地由直拉半导体材料、并且优选地由磁性直拉材料构成。直拉半导体材料是经过直拉法从熔融状态中获得的半导体材料，大量购买可以降低成本。使用磁性直拉材料可以在晶体生长过程中有针对性地通过施加外部磁场来降低氧浓度。
另一个实施方式为，半导体主体至少部分地由浮区半导体材料构成。浮区半导体材料的特点是，半导体材料可以迅速熔化，然后重新凝结为单晶体。浮区半导体材料的纯度非常高。
在本发明的一个实施方式中，半导体主体包括半导体材料外延层。半导体材料外延层可以在单晶的基底上通过将气相中的半导体材料原子布置在基底的晶格上而生成。通过有目的地控制气体成分，外延层可以在其成分方面按照理想的方式进行变化。
在一个实施例中，半导体主体具有带有基础掺杂材料浓度的基础掺杂量，并且掺杂材料区域具有相对于基础掺杂材料更高的掺杂材料浓度。
另一个实施例为，掺杂材料是例如由氢-氧-晶格空穴-复合体构成的热施主。
本发明的一个实施方式是功率半导体元器件，其具有带有上侧和与上侧相对的下侧的半导体主体。第一电极位于半导体主体的上侧上并且第二电极位于下侧上。半导体主体中的pn结位于第一电极和第二电极之间，并且半导体主体中的掺杂材料区域由氧/空穴-复合体组成的掺杂材料沿着从上侧向下侧的方向延伸长度至少为10μm的部段L构成，经过部段L的掺杂材料区域具有在1x1017cm-3至5x1017cm-3的范围中的氧浓度。
在此，功率半导体元器件可以理解为半导体元器件，其中，在第一和第二电极之间施加有大于20V、通常大于500V的电压。功率半导体元器件的特点为，沿截止方向经过pn结施加的大于20V的高压不会破坏半导体元器件。在一个实施例中，这样的功率半导体元器件具有位于pn结与其中一个电极之间的所谓的漂移区，其中可以形成经过宽阔的部段的空间电荷区，从而可以避免半导体主体中出现高场强。另外，漂移区具有相对于其它在半导体主体中出现的掺杂材料区域更低的掺杂材料浓度。功率半导体元器件例如可以是二极管、MOSFET或者IGBT。
在这种功率半导体元器件的一个实施方式中，半导体主体具有带有基础掺杂材料浓度的基础掺杂量，并且掺杂材料区域具有相对于基础掺杂材料浓度更高的掺杂材料浓度。同时，半导体主体中现有的漂移区例如可以具有基础掺杂材料浓度，并且掺杂材料区域可以是布置在漂移区中的、高度掺杂的场截止区。场截止区可以阻止电场强度影响漂移区直到电极。
对于功率半导体元器件断路过程的所谓挠度有利的是，掺杂材料区域具有掺杂材料浓度，其沿着部段L在相邻的最大掺杂量和最小掺杂量之间变化，例如最多变化了15倍，另外，例如变化小于10倍，再例如变化小于3倍；对于这些倍数没有考虑在部段L端部掺杂浓度下降至基础掺杂量。这尤其意味着，相邻掺杂量峰值的高度与紧邻的最小掺杂量之间的比例的变化小于15倍以及10倍或3倍(此处，还可以再插入例如专利申请书中的图1的图，其将O浓度的较小/可以忽略不计的多质子场截止与具有所需氧浓度的质子场截止进行比较，)。
在本发明所述的用于生成半导体主体中掺杂材料区域的方法的一个实施例中，半导体主体具有上侧和与上侧相对的下侧，其中在半导体主体中生成在从上侧到下侧的方向经过至少10μm的部段L的至少一个子区域，该子区域具有在从1x1017cm-3至5x1017cm-3的范围中的氧浓度。至少子区域在350℃与450℃之间的温度范围内退火(Temperung)时，掺杂材料区域自身利用在子区域中由氧/空穴-复合体构成的掺杂材料经过部段L形成。
在一个实施方式中，在半导体主体以直拉法在半导体晶体生长期间，通过对氧供给进行调节来形成子区域。
在另一个实施方式中，在半导体主体在半导体主体基底上进行外延沉积期间，通过调节气相中的氧供给来形成子区域。
在另一个实施方式中，通过使氧从基底扩散到沉积在其面的外延层中来形成子区域。
在另一个实施方式中，通过使氧经过上侧或经过下侧扩散到半导体主体中来形成子区域。
还有一个实施方式，通过将氧注入半导体主体中来形成子区域。
该方法的改进方案提出，子区域中的氧浓度沿着部段L变化。例如有利的是，氧浓度沿着朝向上侧的方向降低。这可以在掺杂材料区域内有效地使掺杂材料分布平滑。
一个实施例提出，半导体主体在形成子区域之前在下侧处变薄。
另外，该方法的一个实施方式提出，在退火之前，将氢至少引入子区域。这一方面可以加速氧原子的扩散和/或使掺杂材料易于生成。例如，可以通过注入氢离子来引入氢。另外，可以使用至少两种不同的注入能量来完成注入或扩散过程，使子区域中产生不同深度的氢积累。与提高子区域中的氧浓度相结合，这引起产生子区域中的掺杂材料浓度分布，其在空间中小于在具有氧浓度的区域中地强烈变化，该氧浓度明显小于1x1017cm-3。
在该方法的一个实施例中，退火过程在30分钟至5小时的时间段内完成，并且优选地介于1小时和4小时之间。典型的恢复温度在350℃与450℃之间的温度范围内。这样，就可以例如经过部段L实现掺杂材料浓度在掺杂材料区域中相对变化较弱的掺杂材料分布。
在该方法的一个改进方案中，主要通过由氢-氧-晶格空穴-复合体构成的热施主组成掺杂材料区域。在一个实施例中，为此，在半导体主体中，在退火之前，至少在子区域中生成晶格空穴。
该方法的另一个实施方式提出，掺杂材料区域具有掺杂材料浓度，该掺杂材料浓度至少沿着部段L在相邻的最大掺杂量和最小掺杂量之间最多变化了15倍，并且优选地变化了10倍、特别是3倍。
附图说明
图1示出一个在半导体主体中具有掺杂材料区域的半导体元器件。
图2示出一个具有位于半导体主体相对侧的电极和位于半导体主体中的掺杂材料区域的功率半导体元器件。
图3示出一个半导体元器件的半导体主体中的掺杂材料分布。
图4示出一种在半导体主体中生成掺杂材料区域的方法。
图5示出向半导体主体的子区域中引入氢。
图6示出一个半导体元器件的半导体主体中的掺杂材料分布。
具体实施方式
以下借助附图对本发明的实施例作进一步说明，在此之前，需要说明的是，图中以相同或相近的参考标号来表示相同的元件，并且略去了对这些元件的重复描述。另外，图中比例不一定与实际尺寸成正比，重点侧重于说明基本原理。
在图1中示出了半导体元器件10，其具有带有上侧12和与上侧12相对的下侧13的半导体主体11。半导体元器件10可以例如是二极管或IGBT，其中本发明可能的实施方式不局限于这两种半导体元器件类型。
在图中示出的实施例中，半导体主体11至少部分地可以由直拉半导体材料或磁性直拉半导体材料或者由一种浮区半导体材料或半导体材料外延层构成。半导体主体11通常是半导体片，由其可以制成一个或多个半导体元器件。半导体片可以具有的直径例如在当前情况下>200mm。直径也可以是例如300mm。半导体主体11的厚度通常为大约750μm，但也可以更薄。例如，半导体主体的厚度可以小于200μm。在图1中还示出位于半导体主体11中的掺杂材料区域14。掺杂材料区域14通过由氧/空穴-复合体组成的掺杂材料构成。掺杂材料可以例如由氢-氧-晶格空穴-复合体构成。掺杂材料区域14沿着从上侧12到下侧13的方向X延伸经过长度至少为10μm的部段L。在此，经过部段L的掺杂材料区域14具有从1x1017cm-3至5x1017cm-3的范围中的氧浓度。在一种实施方式中，氧浓度可以是在2x1017cm-3至5x1017cm-3的范围内。在另一种实施方式中，氧浓度甚至可以只在3x1017cm-3至5x1017cm-3的范围内。
半导体主体11具有带有基础掺杂材料浓度的基础掺杂量。掺杂材料区域14具有相对于基础掺杂材料浓度更高的掺杂材料浓度。
在图1中所示实施例的一种改进方案中，半导体元器件是功率半导体元器件。图2示出功率半导体元器件20的一个实施例，其具有带有上侧22和与上侧22相对的下侧23的半导体主体21。在半导体主体21的上侧22处装有第一电极24。在半导体主体21的下侧23处装有第二电极25。在半导体主体21中，pn结26位于第一电极24与第二电极25之间。在半导体主体21的p掺杂的子区域和半导体主体21的n掺杂的子区域之间形成pn结。另外，掺杂材料区域27位于半导体主体中。通过由氧/空穴-复合体构成的掺杂材料形成掺杂材料区域27。掺杂材料可以例如由氢-氧-晶格空穴-复合体构成。掺杂材料区域27沿着从上侧22到下侧23的方向X延伸经过长度至少为10μm的部段L延伸。经过部段L的掺杂材料区域27具有在从1x1017cm-3至5x1017cm-3的范围中的氧浓度。
功率半导体元器件20的半导体主体21通常具有带有基础掺杂材料浓度的基础掺杂量。这个基础掺杂量在功率半导体元器件20中常用在漂移区或基区28中。这个漂移区28位于pn结26和掺杂材料区域27之间。掺杂材料区域27可以例如是场截止区。图3中示出具有掺杂材料区域的半导体主体内的掺杂材料分布实例。半导体主体具有带有基础掺杂材料浓度30的基础掺杂量。基础掺杂材料浓度30在1x1013cm-3至1x1014cm-3的范围内。基础掺杂材料浓度可以用于在功率半导体元器件内形成漂移区或基区。半导体主体还具有经过部段L的掺杂材料区域，其中，掺杂材料主要由氧/空穴-复合体构成，并且掺杂材料浓度高于基础掺杂材料浓度。这一较高的掺杂材料浓度的数值介于1x1014cm-3至1x1015cm-3之间。除此之外，这个较高的掺杂材料浓度经过部段L最多变化了3倍。
图6示出一个具有掺杂材料区域的半导体主体内部的掺杂材料分布的另一个实例。图6示出了掺杂材料区域中的掺杂材料浓度，其中掺杂材料区域的基础掺杂材料浓度波动性较大，最大值为91，最小值为92。氧含量或氧浓度介于1x1017cm-3至5x1017cm-3之间时，最大值为93且最小值为94的波动性大大降低。氧浓度介于1x1017cm-3至5x1017cm-3之间时，掺杂材料浓度会发生变化，使掺杂材料最大浓度与相邻的掺杂材料最小浓度之间最大相差15倍，优选地最大相差10倍。
图4a示出在一个半导体主体中生成掺杂材料区域的方法的中间结果。为此，提供具有上侧12和与上侧12相对的下侧13的半导体主体11。在半导体主体11中，在从上侧12向下侧13的方向上设计至少一个经过至少为10μm的部段L的子区域15，其具有在从1x1017cm-3至5x1017cm-3的范围内的氧浓度。子区域15例如可以在半导体主体11的晶体生长过程中形成。所以，例如可以通过直拉法、如磁性直拉法形成子区域15。在另一个实例中，还可以在半导体主体11在半导体主体基底上外延沉积期间，通过调节气相中的氧供给而形成子区域15。另外，可以通过氧从基底向外扩散到沉积在其上的外延层中来形成子区域15。外延层可以例如用于在功率半导体元器件中生成漂移区或基区。在另一个实例中，通过使氧经过上侧12或经过下侧13扩散到半导体主体11中来形成子区域15。在通过上侧12扩散的过程中，应例如在功率半导体的处理过程中，已经在对半导体主体11的上侧12抛光(Politur)之前使氧向内扩散到半导体主体11中，从而保证氧原子能够尽可能深地扩散。在另一个实例中，通过向半导体主体11中注入氧而形成子区域15，其中在注入之后通常进行适当的向内扩散步骤。
根据氧的引入方式，可以对沿着部段L的子区域15中的氧浓度这样进行调节，即子区域15中的氧浓度沿着部段L下降。另外也可以这样调节氧浓度，即使其在朝向上侧的方向上降低。在一种未示出的实施方式中，半导体主体11在形成子区域15之前在下侧14处变薄。这可以例如在氧通过下侧13向内扩散到半导体主体11中的过程中起重要作用。
在图4b中示出半导体主体11，其中，至少子区域15通过在350℃与450℃之间的温度范围内退火40(在图4b中以箭头示出)，通过掺杂的有效氧/空穴-复合体在经过部段L的子区域15中形成掺杂材料区域14。另外，可以在退火40之前将氢H至少引入子区域15中。这已在图5中示出。例如可以通过注入氢离子来引入氢。另外，可以使用至少两种不同的注入能量来完成注入过程。由此在子区域15中以不同深度形成氢积累并使空穴密度大大提高。如果例如掺杂材料区域14中的掺杂材料由氢-氧-晶格空穴-复合体(即所谓的热施主)构成，则可以通过子区域15中利用不同深度的氢积累使掺杂材料非常均匀地分布在经过部段L的掺杂材料区域14中。此外，可以在半导体主体11中至少在子区域15中进行退火40之前，优选地通过注入氢来生成晶格空穴或附加的晶格空穴。这可以例如促进氢-氧-晶格空穴-复合体的形成。

Claims (39)

1.一种半导体元器件，具有：
-半导体主体，所述半导体主体具有上侧和与所述上侧相对的下侧，
-所述半导体主体中的掺杂材料区域，所述掺杂材料区域利用作为施主的氧/空穴-复合体沿着从所述上侧向所述下侧的方向经过长度至少为10μm的部段L构成，其中经过所述部段L的所述掺杂材料区域具有在1x1017cm-3至5x1017cm-3的范围中的氧浓度，其中所述半导体主体具有带有基础掺杂材料浓度的基础掺杂量，并且掺杂材料区域具有相对于所述基础掺杂材料更高的掺杂材料浓度。
2.根据权利要求1所述的半导体元器件，其中所述半导体主体至少部分地由直拉半导体材料或磁性直拉半导体材料构成。
3.根据权利要求1所述的半导体元器件，其中所述半导体主体至少部分地由浮区半导体材料构成。
4.根据权利要求1所述的半导体元器件，其中所述半导体主体包括半导体材料外延层。
5.根据权利要求1-4中任一项所述的半导体元器件，其中所述掺杂材料区域具有在从2x1017cm-3至5x1017cm-3的范围中的氧浓度。
6.根据权利要求5所述的半导体元器件，其中所述掺杂材料区域具有在从3x1017cm-3至5x1017cm-3的范围中的氧浓度。
7.根据前述权利要求1-4中任一项所述的半导体元器件，其中作为施主的复合体由氢-氧-晶格空穴-复合体构成。
8.根据前述权利要求6所述的半导体元器件，其中作为施主的复合体由氢-氧-晶格空穴-复合体构成。
9.根据权利要求1-4中任一项所述的半导体元器件，其中所述掺杂材料区域具有施主浓度，所述施主浓度沿着所述部段L在相邻的施主浓度最大值与施主浓度最小值之间最多变化了15倍。
10.根据权利要求8所述的半导体元器件，其中所述掺杂材料区域具有施主浓度，所述施主浓度沿着所述部段L在相邻的施主浓度最大值与施主浓度最小值之间最多变化了15倍。
11.根据权利要求10所述的半导体元器件，其中所述掺杂材料区域具有施主浓度，所述施主浓度沿着所述部段L在相邻的施主浓度最大值与施主浓度最小值之间最多变化了10倍。
12.一种功率半导体元器件，具有：
-带有上侧和与所述上侧相对的下侧的半导体主体，
-位于所述半导体主体的所述上侧上的第一电极和位于所述下侧上的第二电极，
-位于所述半导体主体中的pn结，其中所述pn结位于所述第一电极和所述第二电极之间，
-位于所述半导体主体中的掺杂材料区域，所述掺杂材料区域由通过由氧/空穴-复合体组成的掺杂物沿着从所述上侧向所述下侧的方向经过长度至少为10μm的部段L组成，其中经过所述部段L的所述掺杂材料区域具有在从1x1017cm-3至5x1017cm-3的范围中的氧浓度，其中所述半导体主体具有带有基础掺杂材料浓度的基础掺杂量，并且掺杂材料区域具有相对于所述基础掺杂材料更高的掺杂材料浓度。
13.根据权利要求12所述的功率半导体元器件，其中所述掺杂材料由氢-氧-晶格空穴-复合体构成。
14.根据权利要求12或13所述的功率半导体元器件，其中所述半导体主体具有带有基础掺杂材料浓度的基础掺杂量，并且所述掺杂材料区域具有相对于所述基础掺杂材料浓度更高的掺杂材料浓度。
15.根据权利要求12或13所述的功率半导体元器件，其中所述掺杂材料区域具有掺杂材料浓度，所述掺杂材料浓度沿着所述部段L在相邻的掺杂材料浓度最大值与掺杂材料浓度最小值之间最多变化了15倍。
16.根据权利要求14所述的功率半导体元器件，其中所述掺杂材料区域具有掺杂材料浓度，所述掺杂材料浓度沿着所述部段L在相邻的掺杂材料浓度最大值与掺杂材料浓度最小值之间最多变化了15倍。
17.根据权利要求16所述的功率半导体元器件，其中所述掺杂材料区域具有掺杂材料浓度，所述掺杂材料浓度沿着所述部段L在相邻的掺杂材料浓度最大值与掺杂材料浓度最小值之间最多变化了10倍。
18.一种用于生成位于半导体主体中的掺杂材料区域的方法，具有以下特点：
-提供具有上侧和与所述上侧相对的下侧的半导体主体，其中在所述半导体主体中形成在从所述上侧到所述下侧的方向(X)上经过至少10μm的部段L的至少一个子区域，所述子区域具有在从1x1017cm-3至5x1017cm-3的范围中的氧浓度，
-至少所述子区域在350℃与450℃之间的温度范围内退火，其中掺杂材料区域自身利用在所述子区域中由氧-复合体构成的掺杂材料经过所述部段L形成，其中所述半导体主体具有带有基础掺杂材料浓度的基础掺杂量，并且掺杂材料区域具有相对于所述基础掺杂材料更高的掺杂材料浓度。
19.根据权利要求18所述的方法，其中在所述半导体主体以磁性直拉法进行晶体生长期间，通过对氧供给进行调节来形成子区域。
20.根据权利要求18所述的方法，其中在所述半导体主体在半导体基底上进行外延沉积期间，通过调节气相中的氧供给来形成子区域。
21.根据权利要求18所述的方法，其中通过使氧从基底向外扩散到沉积在所述基底上的外延层中来形成子区域。
22.根据权利要求18所述的方法，其中通过使氧经过所述上侧或经过所述下侧向内扩散到所述半导体主体中来形成子区域。
23.根据权利要求18所述的方法，其中通过将氧注入所述半导体主体中来形成子区域。
24.根据权利要求18至23中任一项所述的方法，其中所述子区域中的所述氧浓度沿着所述部段L降低。
25.根据权利要求24所述的方法，其中所述氧浓度在朝向所述上侧的方向降低。
26.根据权利要求18至23中任一项所述的方法，其中所述半导体主体在形成所述子区域之前在所述下侧处变薄。
27.根据权利要求25所述的方法，其中所述半导体主体在形成所述子区域之前在所述下侧处变薄。
28.根据权利要求18至23中任一项所述的方法，其中在所述退火之前，将氢至少引入所述子区域。
29.根据权利要求27所述的方法，其中在所述退火之前，将氢至少引入所述子区域。
30.根据权利要求28所述的方法，其中通过注入氢离子来引入氢。
31.根据权利要求29所述的方法，其中通过注入氢离子来引入氢。
32.根据权利要求30所述的方法，其中利用至少两种不同的注入能量来完成所述注入，使所述子区域中产生不同深度的氢积累。
33.根据权利要求31所述的方法，其中利用至少两种不同的注入能量来完成所述注入，使所述子区域中产生不同深度的氢积累。
34.根据权利要求18至23中任一项所述的方法，其中在30分钟至5小时的时间段内完成所述退火。
35.根据权利要求33所述的方法，其中在30分钟至5小时的时间段内完成所述退火。
36.根据权利要求18至23中任一项所述的方法，其中所述掺杂材料区域主要由氢-氧-晶格空穴-复合体组成的掺杂材料构成。
37.根据权利要求35所述的方法，其中所述掺杂材料区域主要由氢-氧-晶格空穴-复合体组成的掺杂材料构成。
38.根据权利要求18至23中任一项所述的方法，其中在所述半导体主体中，在所述退火之前，至少在所述子区域中生成晶格空穴。
39.根据权利要求37所述的方法，其中在所述半导体主体中，在所述退火之前，至少在所述子区域中生成晶格空穴。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570541B2 (en) 2010-12-17 2017-02-14 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US20150294868A1 (en) * 2014-04-15 2015-10-15 Infineon Technologies Ag Method of Manufacturing Semiconductor Devices Containing Chalcogen Atoms
DE102014106594B4 (de) 2014-05-09 2022-05-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements
DE102014107161B4 (de) * 2014-05-21 2019-10-31 Infineon Technologies Ag Verfahren zur Herstellung eines IGBTs und IGBT
US9887125B2 (en) * 2014-06-06 2018-02-06 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising field stop zone
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102015107085A1 (de) * 2015-05-06 2016-11-10 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen und Sauerstoffkorrelierte thermische Donatoren enthaltende Halbleitervorrichtung
WO2016204227A1 (ja) 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017047285A1 (ja) 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6428945B2 (ja) 2015-09-16 2018-11-28 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102015117821B4 (de) 2015-10-20 2021-09-09 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
JP6508099B2 (ja) * 2016-03-18 2019-05-08 三菱電機株式会社 半導体素子
JP6678549B2 (ja) 2016-09-27 2020-04-08 株式会社 日立パワーデバイス 半導体装置およびその製造方法、並びに電力変換システム
WO2019181852A1 (ja) 2018-03-19 2019-09-26 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2020080295A1 (ja) 2018-10-18 2020-04-23 富士電機株式会社 半導体装置および製造方法
DE112019001741B4 (de) 2018-11-16 2024-10-10 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren
JP7078133B2 (ja) 2018-11-16 2022-05-31 富士電機株式会社 半導体装置および製造方法
DE102018132236B4 (de) * 2018-12-14 2023-04-27 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
CN112204710B (zh) 2018-12-28 2024-07-09 富士电机株式会社 半导体装置及制造方法
CN113169123A (zh) 2019-05-16 2021-07-23 富士电机株式会社 半导体装置及半导体装置的制造方法
JP7222435B2 (ja) 2019-10-11 2023-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2021125140A1 (ja) 2019-12-17 2021-06-24 富士電機株式会社 半導体装置
JP7215599B2 (ja) 2019-12-18 2023-01-31 富士電機株式会社 半導体装置および半導体装置の製造方法
CN114175270A (zh) 2020-02-18 2022-03-11 富士电机株式会社 半导体装置
DE102021115825A1 (de) 2021-06-18 2022-12-22 Infineon Technologies Ag Feldstoppgebiet enthaltende halbleitervorrichtung

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5902135A (en) * 1995-10-19 1999-05-11 Siemens Aktiengesellschaft Method for removing crystal defects in silicon wafers
CN1252620A (zh) * 1998-10-22 2000-05-10 世大积体电路股份有限公司 互补式金属氧化物半导体反相器的制造方法
CN1400336A (zh) * 2001-05-24 2003-03-05 先进陶瓷公司 热解一氮化硼坩埚和方法
DE10245091B4 (de) * 2002-09-27 2004-09-16 Infineon Technologies Ag Verfahren zur Herstellung einer dünnen Halbleiterbauelementstruktur
DE102007033873A1 (de) * 2007-07-20 2009-01-22 Infineon Technologies Austria Ag Verfahren zur Dotierung eines Halbleiterwafers und Halbleiterbauelement

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004047749B4 (de) 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
JP6228462B2 (ja) * 2011-03-16 2017-11-08 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッドＭｅｍｃ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ハンドルウエハ内に高抵抗率領域を有するシリコン・オン・インシュレータ構造体およびそのような構造体の製法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5902135A (en) * 1995-10-19 1999-05-11 Siemens Aktiengesellschaft Method for removing crystal defects in silicon wafers
CN1252620A (zh) * 1998-10-22 2000-05-10 世大积体电路股份有限公司 互补式金属氧化物半导体反相器的制造方法
CN1400336A (zh) * 2001-05-24 2003-03-05 先进陶瓷公司 热解一氮化硼坩埚和方法
DE10245091B4 (de) * 2002-09-27 2004-09-16 Infineon Technologies Ag Verfahren zur Herstellung einer dünnen Halbleiterbauelementstruktur
DE102007033873A1 (de) * 2007-07-20 2009-01-22 Infineon Technologies Austria Ag Verfahren zur Dotierung eines Halbleiterwafers und Halbleiterbauelement

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Thermal donors formation via isothermal annealing in magnetic Czochralski high resistivity silicon;Mara Bruzzi 等;《JOURNAL OF APPLIED PHYSICS》;20060512;第99卷(第9期);第093706-1-093706-8页 *

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Publication number Publication date
US20130249058A1 (en) 2013-09-26
DE102011113549A1 (de) 2013-03-21
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US20150123247A1 (en) 2015-05-07

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