CN102969101B - 片状压敏电阻 - Google Patents
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Abstract
本发明所涉及的片状压敏电阻具备压敏电阻部、多个端子电极。压敏电阻部是由将ZnO作为主成分的烧结体所构成,体现电压非线性特性并且具有互相相对的一对主面。多个端子电极分别被连接于压敏电阻部。各个端子电极具有被连接于各个主面的第一电极部分、被连接于第一电极部分的第二电极部分。
Description
技术领域
本发明涉及片状压敏电阻。
背景技术
作为片状压敏电阻,已知有层叠片状压敏电阻,其具备:具有压敏电阻层和以夹持压敏电阻层的形式接触于压敏电阻层来进行配置的内部电极的压敏电阻素体、以被连接于对应于压敏电阻素体端部的内部电极的形式进行配置的端子电极(例如,参照日本专利申请公开2002-246207号公报)。在层叠片状压敏电阻中,由压敏电阻层中的内部电极进行夹持的区域是作为体现电压非线性特性(以下也会有称之为“压敏电阻特性”的情况)的区域来行使其功能的。
发明内容
关于最近的高速接口,为了实现高速化而IC自身构造对于ESD(ElectrostaticDischarge:静电放电)变得脆弱起来。为此,高速传输类IC中的ESD对策要求被提高了,因而上述层叠片状压敏电阻是作为ESD对策元件来进行使用的。作为高速传输类用的ESD对策元件所要求的特性必须是静电容量低下。如果所表现的静电容量大的话,则在信号等级上会产生问题,最差的情况恐怕是通讯将变得不可能。
作为使层叠片状压敏电阻的静电容量降低的方法,可以考虑减少接触于压敏电阻层来进行配置的内部电极互相重叠的部分的面积的方法。通过减少内部电极互相重叠的部分的面积,从而减少静电容量所表现的区域并且降低静电容量。
然而,如果内部电极互相重叠的部分的面积(以下称之为“重叠面积”)小的话,则会产生所谓对于ESD的耐量(以下称之为“ESD耐量”)发生下降的新问题。在施加像ESD那样的浪涌电压(Surgevoltage)的情况下,内部电极互相重叠的部分上的电场分布集中于内部电极互相重叠的部分的端部。如果内部电极互相重叠的部分的电场分布集中于端部的话,重叠面积越小则ESD耐量越急剧下降。
层叠片状压敏电阻如以上所述具备接触于压敏电阻层来进行配置的内部电极。为此,良好地维持ESD耐量将是困难的。
本发明的目的是在于提供一种不具备上述内部电极却能够良好地维持ESD耐量的片状压敏电阻。
本发明为片状压敏电阻,且是由将ZnO作为主成分的烧结体所构成,具备体现电压非线性特性并且具有互相相对的一对主面的压敏电阻部、被连接于压敏电阻部的多个端子电极,各个端子电极具有被连接于各个主面的第一电极部分、被连接于第一电极部分的第二电极部分。
在本发明中,端子电极因为具有被连接于压敏电阻部各个主面的第一电极部分,所以体现压敏电阻特性的压敏电阻部被夹持且连接于第一电极部分。本发明的片状压敏电阻与以上所述的层叠片状压敏电阻有所不同,不具备接触于压敏电阻层来进行配置的内部电极却能够体现压敏电阻特性。为此,即使是在施加像ESD那样的浪涌电压的情况下,也不会在压敏电阻部产生电场分布集中的地方,并且ESD耐量不会下降。
压敏电阻部包含存在选自碱金属、Ag以及Cu中的至少一种元素的第一区域、遍及一对主面之间进行延伸并且不存在选自碱金属、Ag以及Cu中的元素的第二区域,第一电极部分也可以被连接于第二区域。
由将ZnO作为主成分的烧结体构成的压敏电阻部包含存在选自碱金属、Ag以及Cu中的至少一种元素的第一区域。在压敏电阻部,存在选自碱金属、Ag以及Cu中的至少一种元素的第一区域与不存在选自碱金属、Ag以及Cu中的元素的第二区域相比较,其电导率相对较低且相对介电常数也相对较低。片状压敏电阻的静电容量能够由位于端子电极之间的压敏电阻部的静电容量来进行表示。因此,通过压敏电阻部包含上述第一区域,从而就能够降低压敏电阻部的静电容量,并且能够谋求到片状压敏电阻的低静电容量化。
电子元件的端子电极一般是通过在将含有金属和玻璃成分的导电性膏体赋予构成电子元件的素体上之后进行烧结从而形成的。在此情况下,因为端子电极含有玻璃成分,所以包含于端子电极的金属相对于素体的覆盖率可能会发生不均匀。在片状压敏电阻的端子电极上如果金属覆盖率发生不均匀的话,则片状压敏电阻的静电容量会发生不均匀。
在使用以上所述那样的导电性膏体来形成端子电极的情况下,导电性膏体是以绕到素体的端面以及与该端面相邻的侧面的一部分的形式进行赋予的。端子电极一般具有以绕到侧面的形式进行形成的部分,在该部分的尺寸发生不均匀的情况下,被包含于端子电极的金属覆盖的面积发生不均匀。在该情况下也会发生金属覆盖率的不均匀,并且片状压敏电阻的静电容量发生不均匀。
在存在选自碱金属、Ag以及Cu中的至少一种元素的第一区域是从形成有端子电极的压敏电阻部的外表面使上述元素扩散来进行形成的情况下,由于绕到端子电极侧面的部分的尺寸不均匀而使得第一区域的大小也不均匀。就这样,在压敏电阻部的第一区域的大小发生不均匀的情况下,片状压敏电阻的静电容量也将发生不均匀。
如以上所述在片状压敏电阻中由于各种各样的原因而静电容量可能会发生不均匀。对此,第一电极部分因为连接于压敏电阻部所包含的第二区域,所以能够抑制静电容量发生不均匀。
第一电极部分也可以配置为覆盖各个主面。这一情况下,能够切实地抑制静电容量发生不均匀。
第一电极部分也可以通过含有金属并且不含有玻璃成分的导电性膏体与压敏电阻部同时进行烧成来加以形成。在此情况下,能够切实地抑制静电容量发生不均匀。
压敏电阻部也可以含有作为副成分的选自稀土类金属以及Bi中的至少一种元素。
压敏电阻部的第一区域从一对主面的相对方向进行观察可以是以围绕压敏电阻部的第二区域的外周的形式位于压敏电阻部的外表面侧。在此情况下,因为压敏电阻部的外表面侧的电导率低,所以表面电流难以在压敏电阻部的外表面流动。其结果就能够抑制漏电流的发生。
也可以进一步具备与压敏电阻部以夹持第一电极部分的形式进行配置的压敏电阻部。在此情况下,存在选自碱金属、Ag以及Cu中的至少一种元素的第一区域,即使是在从未形成有端子电极的压敏电阻部的外表面使上述元素扩散来形成的情况下,第一电极部分也被切实地连接于上述第二区域。
通过下文中给出的详细说明和附图将更完整地了解本发明,这些说明和附图仅以示例的方式给出,因此不认为是对本发明的限定。
通过下文给出的详细说明,本发明的进一步应用范围将变得更为清晰。但是,应该理解的是,详细说明和具体实例,在说明本发明优选实施方式的同时仅以示例的方式给出,因为通过这些详细说明,本领域的技术人员将更清楚在本发明的宗旨和范围内的各种变化和修改。
附图说明
图1是示出根据本发明实施方式的片状压敏电阻的透视图。
图2是用于阐明根据实施方式的片状压敏电阻的截面配置的图。
图3是用于阐明根据实施方式的片状压敏电阻的第一电极部分的截面配置的图。
图4是用于阐明根据实施方式的片状压敏电阻的第一压敏电阻部的截面配置的图。
图5是用于阐明根据实施方式的片状压敏电阻的第二压敏电阻部的配置的图。
图6是用于阐明根据实施方式的片状压敏电阻的制造工序的图。
图7是用于阐明根据实施方式的片状压敏电阻的制造工序的图。
图8是用于阐明根据实施方式的变形例的片状压敏电阻的截面配置的图。
具体实施方式
本发明的优选实施方式将在以下参考附图进行详细说明。说明书中具有相同功能的相同部件将用相同的参照符号进行表示而不进行多余的描述。
首先,参考图1~6说明根据本发明实施方式的片状压敏电阻1的配置。图1是示出根据实施方式的片状压敏电阻的透视图。图2是用于阐明根据实施方式的片状压敏电阻的截面配置的图。图3是用于阐明根据实施方式的片状压敏电阻的第一电极部分的截面配置的图。图4是用于阐明根据实施方式的片状压敏电阻的第一压敏电阻部的截面配置的图。图5是用于阐明根据实施方式的片状压敏电阻的第二压敏电阻部的配置的图。
如图1所示,片状压敏电阻1设置有大致长方体的素体3和一对端子电极5。片状压敏电阻1是例如尺寸极小的片状压敏电阻,其在图中的Y方向上具有0.4mm的长度、在Z方向上具有0.2mm的高度,在X方向上具有0.2mm的宽度(即所谓的0402尺寸)。
素体3具有第一压敏电阻部7和多个第二压敏电阻部(在本实施方式中为两个第二压敏电阻部)11。素体3具有彼此相对的方形端面3a、3b以及四个垂直于端面3a、3b的侧面3c~3f,以作为其外表面。四个侧面3c~3f延伸,与端面3a、3b连接。
如图1和2所示,第一压敏电阻部7是大致位于素体3中间的长方体的一部分,且由烧结体(半导体陶瓷)构成,以表现压敏电阻特性。第一压敏电阻部7包含一对在其厚度方向上(或附图的Y方向)彼此相对的主面7a、7b。第一压敏电阻部7的厚度被设置在例如约150~900μm的范围内。
如图1和2所示,第二压敏电阻部11是位于靠近素体3的两个端部处的大致长方体的一部分。第二压敏电阻部11具有分别构成素体3的端面3a、3b的主面11a,以及分别与对应主面11a相对的主面11b。
第一和第二压敏电阻部7、11包含作为主成分的ZnO(氧化锌),也包含副成分的金属,例如Co、稀土金属、IIIb族元素(B、Al、Ga、In)、Si、Cr、Mo、碱金属(K、Rb、Cs)和碱土金属(Mg、Ca、Sr、Ba)或其氧化物。在本实施方式中,第一和第二压敏电阻部7、11包含Co、Pr、Cr、Ca、K和Al作为副成分。对于ZnO在第一和第二压敏电阻部7、11中的含量没有特别限定,但是当组成第一和第二压敏电阻部7、11的所有材料的总含量为100质量%时通常为99.8~69.0质量%。
稀土金属(例如Pr)充当展现压敏电阻特性的物质的作用。稀土金属在第一和第二压敏电阻部7、11中的含量被设置在例如约0.01~10原子%的范围内。
各个端子电极5具有第一电极部分5a、第二电极部分5b。第一电极部分5a分别是被设置于第一压敏电阻部7与第二压敏电阻部11之间。各个第二电极部分5b被连接于第一电极部分5a并且被配置于素体3的两端。
第一电极部分5a被直接连接于第一压敏电阻部7的各个主面7a,7b并且被直接连接于第二压敏电阻部11的主面11b。即,第一电极部分5a是被第一压敏电阻部7和第二压敏电阻部11夹持定位的。第一电极部分5a是以覆盖第一压敏电阻部7的各个主面7a,7b整体以及第二压敏电阻部11的主面11b整体的形式进行形成的。即,第一电极部分5a如图3所示呈大致矩形形状。第一电极部分5a的端部露出于素体3的4个侧面3c~3f。第一电极部分5a是由金属(例如Pd、Ag、或者Ag-Pd合金等)所构成。第一电极部分5a是作为含有由上述金属构成的粉末、有机粘合剂以及有机溶剂的导电性膏体的烧结体进行构成的。用于形成第一电极部分5a的导电性膏体不含有玻璃成分(例如玻璃粉等)。
第二电极部分5b是以覆盖素体3的各个端面3a,3b(第二压敏电阻部11的主面11a)以及靠近4个侧面3c~3f各个端面3a,3b的部分的形式被形成为多层。第二电极部分5b也以覆盖露出于素体3的4个侧面3c~3f的第一电极部分5a的端部的形式进行形成,并与第一电极部分5a直接连接。第二电极部分5b包含第一电极层6a和第二电极层6b。
第一电极层6a是通过将导电性膏体赋予素体3的表面并进行烧结来进行形成的。即,第一电极层6a为烧结电极层。将混合了玻璃成分、有机粘合剂以及有机溶剂的导电性膏体用于由金属(例如Pd、Cu、Ag、或者Ag-Pd合金等)构成的粉末中。第二电极层6b由电镀法而被形成于第一电极层6a上。在本实施方式中,第二电极层6b包含由电镀Ni而被形成于第一电极层6a上的Ni电镀层、由电镀Sn而被形成于该Ni电镀层上的电镀Sn层。
如图4~5所示,第一压敏电阻部7和第二压敏电阻部11各自分别包含第一区域8a、12a和第二区域8b、12b。第一区域8a、12a包含选自碱金属、Ag和Cu的至少一种元素。在第一区域8a、12a中,选自碱金属、Ag和Cu的至少一种元素以固溶体的形式存在于ZnO晶粒中,或存在于ZnO的晶粒边界。在第二区域8b、12b中,没有选自碱金属、Ag和Cu的元素。在本实施方式中,将使用的所述元素是碱金属,特别是Li。Li具有相对小的离子半径,且容易在ZnO晶粒中形成固溶体,并也具有高扩散率。在第一区域8a、12a中,可能有选自碱金属、Ag和Cu的两种或更多种元素。
在第一压敏电阻部7中,如图4所示,当从一对主面7a、7b的相对方向看时,第二区域8b大致位于第一压敏电阻部7的中间。当从垂直于一对主面7a、7b的相对方向的方向看时,第二区域8b在主面7a和主面7b之间延伸。即,第二区域8b在一对第一电极部分5a之间延伸并连接至第一电极部分5a。当从一对主面7a、7b的相对方向看时,第一区域8a位于第一压敏电阻部7的外表面侧,以围绕第二区域8b的外围。
在第二压敏电阻部11中,第二区域12b如图5所示从垂直于主面11b的方向进行观察主面11b是位于第二压敏电阻部11的大致中央。第二区域12b从垂直于一对主面11a,11b的相对方向看,不到达主面11a。第二区域12b是被连接于第一电极部分5a。第一区域12a是以围绕第二区域12b的外侧的形式位于第二压敏电阻部11的外表面侧。
当选自碱金属、Ag和Cu的元素以固溶体的形式存在于ZnO晶粒中时,该元素减少体现作为n型半导体的特性的ZnO中的施主。为此,ZnO变得具有更低的导电性,并变得更不可能体现出压敏电阻的特性。也考虑,当上述元素存在于ZnO的晶粒边界时,导电性变低。所以,第一区域8a、12a具有比第二区域8b、12b更低的导电性和更低的电容。
在第一压敏电阻部7中,第二区域8b主要是作为体现压敏电阻特性的区域来起作用的。第一电极部分5a是被直接连接于作为体现压敏电阻特性的区域来起作用的第二区域8b。各个第二压敏电阻部11不会体现压敏电阻特性。
制造具有上述配置的片状压敏电阻1的方法实施例将在以下参考图6和7进行描述。图6和7是用于阐明根据实施方式的片状压敏电阻的制造工序的图。
首先,将作为第一和第二压敏电阻部7、11的主成分的ZnO和微量添加剂例如Co、Pr、Cr、Ca、K和Al的金属或氧化物各自以预设比例进行称量,然后将这些成分混合以准备压敏电阻材料。之后,将其他添加剂例如有机粘合剂、有机溶剂、和有机可塑剂加入该压敏电阻材料中,之后用球磨机等混合并粉碎以得到浆料。将该浆料施加到例如通过已知方法比如刮刀法由聚对苯二甲酸乙二醇酯构成的薄层上,并干燥以形成预设厚度(例如,约30μm)的膜。将如上所述得到的膜从薄层上剥离,以得到第一坯料薄片。
接着,将对应于第一电极部分5a的电极图形形成于坯料薄片。对应于第一电极部分5a的电极图形是通过由丝网印刷等印刷法印刷混合了由上述金属构成的粉末、有机粘合剂以及有机溶剂的导电性膏体并使之干燥来进行形成的。由金属构成的粉末例如可以使用将Pd、Ag、或者Ag-Pd合金等作为主成分的金属。
接着,每隔规定枚数重叠形成有电极图形的坯料薄片、和未形成有电极图形的坯料薄片。在此,各个坯料薄片被层叠为,在由未形成有电极图形的多层坯料薄片构成的压敏电阻坯料层之间夹持形成有电极图形的坯料薄片。之后,将压力施加于被层叠的坯料薄片并使各个坯料薄片互相压合。压敏电阻坯料层的厚度是由坯料薄片的枚数来进行调整的,形成有电极图形的坯料薄片的枚数可以是至少一枚。
以上工序的结果是,完成层叠体LB的准备,其中如图6所示,压敏电阻坯料层L1、压敏电阻坯料层L2和电极图形EL层叠在一起。
接下来,使层叠体LB干燥,之后,如图7所示,将其切割成片状单元以得到多个坯料素体GC(烧制之前的素体3)。使用例如划片机进行层叠体LB的切割。
接下来,在预设条件下(例如,180~400℃,0.5~24小时)将多个坯料素体GC进行热处理,以完成脱粘合剂(debindering),之后进一步在预设条件下(例如,1000~1400℃,0.5~8小时)进行烧结。该烧结工序的结果是,压敏电阻坯料层L1成为第一压敏电阻部7、压敏电阻坯料层L2成为第二压敏电阻部11、以及电极图形EL成为第一电极部分5a,从而得到多个素体3,其中在各个素体3中,第一压敏电阻部7被夹在第一电极部分5a之间,且第一电极部分5a被夹在第一压敏电阻部7与第二压敏电阻部11之间。压敏电阻L1、L2和电极图形EL共同被烧结。在烧结工序后,如果需要的话,可以通过滚筒抛光来抛光素体3。可以在烧结之前,即层叠体LB的切割之后,进行滚筒抛光。
接着,从素体3的外表面(一对端面3a,3b以及4个侧面3c~3f)扩散选自碱金属(例如Li、Na等)、Ag以及Cu中的至少一种元素。在此,说明使碱金属元素扩散的例子。
首先使碱金属化合物附着于素体3的外表面。在碱金属化合物的附着过程中可以使用密闭旋转容器。作为碱金属化合物并没有特别的限定,但是优选为通过热处理从而碱金属能够从素体3的表面进行扩散的化合物,可以使用碱金属的氧化物、氢氧化物、氯化物、硝酸盐、硼酸盐、碳酸盐以及草酸盐等。
然后,用电炉在规定的温度以及时间下,对附着了该碱金属化合物的素体素体3实施热处理。其结果为来自碱金属化合物的碱金属从素体3的外表面向内部扩散。优选的热处理温度为700~1000℃,热处理气氛为大气。热处理时间(保持时间)优选为10分钟~4小时。
素体3(第一压敏电阻部7以及第二压敏电阻部11)中的存在碱金属元素扩散的部分即碱金属元素的第一区域8a,12a,如上述那样谋求高电阻化以及低静电容量化。在本实施方式中,虽然碱金属元素从端面3a,3b进行扩散,但是因为第二压敏电阻部11存在,所以在端子电极5与第一压敏电阻部7(第二区域8b)的电连接过程中不会发生障碍。
接下来,施加导电性膏体以覆盖各个素体3的两个端面3a、3b,并进行热处理来烘烤在素体3上的导电性膏体以形成第二电极部分5b的第一电极层6a。之后,进行电镀处理例如Ni电镀和Sn电镀以覆盖第一电极层6a,从而形成第二电极层6b。结果是,在素体3的两个端侧形成端子电极5。在素体3中,端子电极5在第一压敏电阻部7被夹在第一电极部分5a之间的方向上形成在两个端侧。用于形成第一电极层6a的导电性膏体,可以是例如将玻璃料与有机展色剂混合在金属粉末中的导电性膏体。该金属粉末可以是例如含有Cu、Ag、或Ag-Pd合金作为主成分的金属粉末。
通过这些工序得到片状压敏电阻1。
在本实施方式中,端子电极5因为具有被连接于第一压敏电阻部7的各个主面7a,7b的第一电极部分5a,所以体现压敏电阻特性的第一压敏电阻部7被第一电极部分5a夹持且连接。片状压敏电阻1与上述层叠片状压敏电阻不同,不具备接触于压敏电阻层而配置的内部电极却能够体现压敏电阻特性。为此,即使是在施加了像ESD那样的浪涌电压的情况下,电场分布集中的地方也不会产生于第一压敏电阻部7,且ESD耐量不会降低。
在本实施方式中,第一压敏电阻部7含有第一区域8a。第一区域8a与第二区域8b相比较其电导率相对较低,且相对介电常数也相对较低。片状压敏电阻1的静电容量能够由位于端子电极5的第一电极部分5a之间的第一压敏电阻部7的静电容量来表示。因此,通过第一压敏电阻部7包含第一区域8a,从而第一压敏电阻部7的静电容量变低,并且能够谋求到片状压敏电阻1的低静电容量化。
关于层叠片状压敏电阻,由于做入到压敏电阻坯料薄片的电极图形的形成精度、压敏电阻坯料薄片的层叠偏位或者层叠体的剪切偏位等主要原因,内部电极互相重叠的部分的面积可能会发生不均匀。内部电极互相重叠的部分的面积如果发生不均匀的话,则由内部电极互相进行重叠的部分来体现的静电容量会发生不均匀。相对于此,片状压敏电阻1如以上所述因为不具备内部电极,所以不会发生起因于内部电极的静电容量的不均匀。
电子元件的端子电极一般是通过在将含有金属和玻璃成分的导电性膏体赋予素体之后进行烧成而形成的。在此情况下,因为端子电极含有玻璃成分,所以包含于端子电极的金属相对于素体的覆盖率可能会发生不均匀。在片状压敏电阻的端子电极上如果金属覆盖率发生不均匀的话,则片状压敏电阻的静电容量会发生不均匀。
在使用导电性膏体来形成端子电极的情况下,导电性膏体是以绕到素体的端面以及与该端面相邻的侧面的一部分的形式赋予素体的。端子电极具有以绕到侧面的形式而形成的部分,且在该部分的尺寸发生不均匀的情况下由金属进行覆盖的面积也发生不均匀。在此情况下金属覆盖率也发生不均匀,且片状压敏电阻的静电容量也发生不均匀。
如以上所述关于片状压敏电阻由于各种各样的原因而静电容量可能会发生不均匀。然而,在本实施方式中第一电极部分5a因为是被连接于第一压敏电阻部7所包含的第二区域8b,所以能够抑制片状压敏电阻1的静电容量发生不均匀。
第一电极部分5a是以覆盖第一压敏电阻部7的各个主面7a,7b的整体的形式进行配置的。由此,就能够切实地抑制片状压敏电阻1的静电容量发生不均匀。
第一电极部分5a是通过含有金属并且不含有玻璃成分的导电性膏体与第一以及第二压敏电阻部7,11同时进行烧成而形成的。因为第一电极部分5a不含有玻璃成分,所以第一电极部分5a上的金属覆盖率难以发生不均匀。由此,就能够切实地抑制片状压敏电阻1的静电容量发生不均匀。
第一电极部分5a是通过含有由金属构成的粉末并且不含有玻璃成分的导电性膏体与第一以及第二压敏电阻部7,11同时进行烧成而形成的。即使由此也能够切实地抑制片状压敏电阻1的静电容量发生不均匀。
在本实施方式中,第一压敏电阻部7的第一区域8a从一对主面7a,7b的相对方向进行观察是以围绕第二区域8b的外围的形式位于第一压敏电阻部7的外表面侧。因为第一压敏电阻部7的外表面侧的电导率低,所以表面电流难以在第一压敏电阻部7的外表面上流过。其结果由片状压敏电阻1就能够抑制漏电流的发生。
在本实施方式中,从素体3的外表面(端面3a,3b以及侧面3c~3f)使选自碱金属、Ag以及Cu中的至少一种元素扩散。为此,就能够容易地控制选自碱金属、Ag以及Cu中的一种元素进行扩散的范围。
在本实施方式中,第二压敏电阻部11是与第一压敏电阻部7以夹持第一电极部分5a的形式进行配置的。由此,存在选自碱金属、Ag以及Cu中的至少一种元素的第一区域12a即使是在从素体3的端面3a,3b使上述元素扩散而形成的情况下,也难以从端面3a,3b到达第一电极部分5a。其结果第一电极部分5a切实地被连接于第一压敏电阻部7所包含的第二区域8b。
接着,参照图8并就本实施方式的变形例所涉及的片状压敏电阻1的结构作如下说明。图8是说明本实施方式的变形例所涉及的片状压敏电阻的截面构成的图。
本变形例所涉及的片状压敏电阻1也具备大致长方体形状的素体3和一对端子电极5。本变形例所涉及的片状压敏电阻1关于第二压敏电阻部11的第一以及第二区域12a,12b的大小与上述本实施方式所涉及的片状压敏电阻1不同。
在第二压敏电阻部11上,第二区域12b与第一压敏电阻部7的第二区域8b相同,从一对主面11a,11b的相对方向进行观察是位于第二压敏电阻部11的大致中央。第二区域12b从垂直于一对主面11a,11b的相对方向的方向进行观察,是遍及主面11a与主面11b之间进行延伸的。第二区域12b被连接于第一电极部分5a和第二电极部分5b(第一电极层6a)。第一区域12a从一对主面11a,11b的相对方向进行观察,是以围绕第二区域12b的外周的形式位于第二压敏电阻部11的外表面侧。
接着,就图8所表示的本变形例所涉及的片状压敏电阻1的制造过程的一个例子作如下说明。直至获得多个素体3为止的过程与上述本实施方式所涉及的片状压敏电阻1的制造过程相同,在省略对其说明。
在获得多个素体3之后,以覆盖素体3的两端面3a,3b的形式赋予导电性膏体,并通过实施热处理而将导电性膏体烧结于素体3,从而形成第二电极部分5b的第一电极层6a。之后,以覆盖第一电极层6a的形式并通过实施电镀Ni以及电镀Sn等电镀处理而形成第二电极层6b。
接着,从素体3的露出表面(4个侧面3c~3f)使选自碱金属(例如Li以及Na等)、Ag以及Cu中的至少一种元素扩散。使选自碱金属、Ag以及Cu中的至少一种元素扩散的手法与上述实施方式中的手法相同。
由这些过程从而获得本变形例所涉及的片状压敏电阻1。
在本变形例中也与上述实施方式相同地,既能够良好地维持ESD耐量又能够谋求到低静电容量化并且还能够切实抑制静电容量发生不均匀。
本实施方式以及变形例所涉及的片状压敏电阻1是以第一电极部分5a的相对方向成为与外部基板等安装面相平行的形式通过焊接进行安装的。
以上描述了本发明的优选实施方式,但是应该注意到,本发明并不总是限制于上述的实施方式,可以以多种方式进行改变而不脱离本发明的范围和宗旨。
第一电极部分5a并不一定有必要以覆盖第一压敏电阻部7的各个主面7a,7b整体的形式而形成。但是,为了抑制片状压敏电阻1的静电容量发生不均匀,第一电极部分5a优选为至少覆盖各个主面7a,7b上的对应于第二区域8b的区域。当然,为了与第二电极部分5b相连接,有必要第一电极部分5a的至少一部分露出于素体3的4个侧面3c~3f。第一电极部分5a也可以分割成多个来形成。
素体3也可以不具备第二压敏电阻部11。在此情况下,第一电极极部分5a全体与第二电极部分5b直接连接。在素体3不具备第二压敏电阻部11的情况下,优选在将第二电极部分5b形成于素体3之后使选自碱金属、Ag以及Cu当中的至少一种元素扩散。由此,第一电极部分5a被切实地连接于第一压敏电阻部7的第二区域8b。
第一压敏电阻部7也可以取代稀土类金属而含有Bi。第一压敏电阻部7可以含有稀土类金属以及Bi。
在本实施方式以及本变形例中,第一区域8a,12a从一对端面3a,3b的相对方向进行观察,是以围绕第二区域8b,12b的外围的形式位于素体3的外表面侧,但是并不限定于此。例如,也可以位于4个侧面3c~3f中的一个侧面侧或者4个侧面3c~3f中的两个侧面侧等。
选自碱金属(例如Li以及Na等)、Ag以及Cu中的至少一种元素也可以不被扩散于素体3。
从描述的本发明可知,本发明可作多种方式的变化。这些变化并不被视为超出本发明的宗旨和范围,并且,所有这些对于本领域的技术人员来说是很显然的修改都被包含在本发明权利要求的范围内。
Claims (10)
1.一种片状压敏电阻,其特征在于:
具备:
压敏电阻部,由将ZnO作为主成分的烧结体构成,并体现电压非线性特性,且具有互相相对的一对主面;
多个端子电极,被连接于所述压敏电阻部;
各个所述端子电极具有被连接于各个所述主面的第一电极部分、被连接于所述第一电极部分的第二电极部分,
所述压敏电阻部包含存在选自碱金属、Ag以及Cu中的至少一种元素的第一区域、遍及所述一对主面之间进行延伸并且不存在选自碱金属、Ag以及Cu中的元素的第二区域,
所述第一电极部分被连接于所述第二区域。
2.如权利要求1所述的片状压敏电阻,其特征在于:
所述第一电极部分以覆盖各个所述主面的形式而配置。
3.如权利要求1或2所述的片状压敏电阻,其特征在于:
所述第一电极部分通过含有金属并且不含有玻璃成分的导电性膏体与所述压敏电阻部同时进行烧成而形成。
4.如权利要求1或2所述的片状压敏电阻,其特征在于:
所述压敏电阻部含有作为副成分的选自稀土类金属以及Bi中的至少一种元素。
5.如权利要求1所述的片状压敏电阻,其特征在于:
从所述一对主面的相对方向看时,所述压敏电阻部的所述第一区域以围绕所述压敏电阻部的所述第二区域的外周的形式位于所述压敏电阻部的外表面侧。
6.如权利要求1或2所述的片状压敏电阻,其特征在于:
进一步具备与所述压敏电阻部以夹持所述第一电极部分的形式配置的压敏电阻部。
7.如权利要求3所述的片状压敏电阻,其特征在于:
所述压敏电阻部含有作为副成分的选自稀土类金属以及Bi中的至少一种元素。
8.如权利要求3所述的片状压敏电阻,其特征在于:
进一步具备与所述压敏电阻部以夹持所述第一电极部分的形式配置的压敏电阻部。
9.如权利要求4所述的片状压敏电阻,其特征在于:
进一步具备与所述压敏电阻部以夹持所述第一电极部分的形式配置的压敏电阻部。
10.如权利要求5所述的片状压敏电阻,其特征在于:
进一步具备与所述压敏电阻部以夹持所述第一电极部分的形式配置的压敏电阻部。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011-186184 | 2011-08-29 | ||
JP2011186184A JP5799672B2 (ja) | 2011-08-29 | 2011-08-29 | チップバリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102969101A CN102969101A (zh) | 2013-03-13 |
CN102969101B true CN102969101B (zh) | 2015-11-25 |
Family
ID=47742840
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210311803.XA Active CN102969101B (zh) | 2011-08-29 | 2012-08-29 | 片状压敏电阻 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8552831B2 (zh) |
JP (1) | JP5799672B2 (zh) |
CN (1) | CN102969101B (zh) |
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- 2012-08-16 US US13/587,310 patent/US8552831B2/en active Active
- 2012-08-29 CN CN201210311803.XA patent/CN102969101B/zh active Active
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JP2013048175A (ja) | 2013-03-07 |
JP5799672B2 (ja) | 2015-10-28 |
US20130049922A1 (en) | 2013-02-28 |
CN102969101A (zh) | 2013-03-13 |
US8552831B2 (en) | 2013-10-08 |
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---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |