CN100472673C - 积层型片状变阻器 - Google Patents

Abstract

本发明提供一种积层型片状变阻器，其具有积层体和在该积层体上形成的一对外部电极。积层体，具有变阻器部分和以夹持该变阻器部分配置的一对外层部分。变阻器部分，包括表现电压非直线特性的变阻器层和以夹持该变阻器层配置的一对内部电极。一对外部电极与一对内部电极分别连接。将外层部分的比介电常数设定成小于变阻器层中一对内部电极重叠区域的比介电常数。

Description

积层型片状变阻器

技术领域

本发明涉及一种积层型片状变阻器。

技术背景

已知这种积层型片状变阻器，具有：包括变阻器部分和以夹持该变阻器部分配置的一对外层部分的积层体，和形成在积层体上的一对外部电极(例如，参照特开平11—265805号公报)。积层体具有：包括表现电压非直线特性(以下称作“变阻器特性”)的变阻器层和以夹持该变阻器层配置的一对内部电极的变阻器部分，和夹持该变阻器部分配置的一对外层部分。一对外部电极分别与一对内部电极连接。在特开平11—265805号公报中记载的积层型片状变阻器中，外层部分是由与变阻器层相同的材料形成。

发明内容

本发明的目的是提供一种既能良好维持对ESD(ElectrostaticDischarge：静电放电)的耐量(以下称“ESD”耐量)，又能达到低静电容量的积层型片状变阻器。

当前的高速接口，为实现高速化，IC自身的结构对于ESD变得很脆弱。因此，对高速传输系统IC中的ESD对策的要求越来越高，作为ESD对策的部件使用了积层型片状变阻器。对作为高速传输系统用的ESD对策部件的积层型片状变阻器的特性要求，是必须降低静电容量。当所实现的静电容量很大时，信号等级就会产生问题，最严重时可能导致通讯不畅。

作为降低积层型片状变阻器静电容量的方法，可考虑减小内部电极相互重合部分的面积的方法。通过减小内部电极相互重合部分的面积，减小表现静电容量的区域，从而降低静电容量。但是，若减小内部电极相互重合部分的面积，又会产生ESD耐量降低的新问题。在外加像ESD这样的脉冲电压时，内部电极相互重合部分的电场分布，会集中在内部电极相互重合部分的端部。当内部电极相互重合部分的电场分布集中在端部时，内部电极相互重合部分的面积越减小，ESD耐量越急剧降低。

本发明者们对既能维持良好ESD耐量，又能达到低静电容量的积层型片状变阻器进行了深入的研究，结果，新发现了如下事实。

变阻器的静电容量C_total，如下述(1)式所示，不仅包括表现变阻器特性区域的静电容量C₁，而且还包括表现变阻器特性区域以外的区域的静电容量C₂。

C_total＝C₁+C₂            ......(1)

C₁：变阻器层中一对内部电极形成重叠区域(以下称作“变阻器特性表现区域”)中的静电容量

C₂：变阻器特性表现区域以外的区域中的静电容量

变阻器特性表现区域的比介电常数，是在结晶粒界处形成的电势作为电容器成分而动作产生的，通常为数百级。因此，在变阻器特性表现区域以外的区域由与变阻器特性表现区域相同的材料构成时，既然谋求积层型片状变阻器的低静电容量，就不能忽视该变阻器特性表现区域以外区域的比介电常数。即，若减小变阻器特性表现区域以外区域的比介电常数，该变阻器特性表现区域以外区域的静电容量C₂就能降低，也就能实现变阻器的静电容量C_total的低静电容量。

根据该研究结果，本发明的积层型片状变阻器包括：积层体，所述积层体包括：表现电压非直线特性的变阻器层和以夹持该变阻器层配置的一对内部电极的变阻器部分，和以夹持该变阻器部分配置的一对外层部分，和形成在该积层体上的分别与一对内部电极连接的一对外部电极，将外层部分的比介电常数设定成小于变阻器层中一对内部电极的重叠区域的比介电常数。

本发明的积层型片状变阻器，由于将外层部分的比介电常数设定成小于变阻器层中一对内部电极的重叠区域的比介电常数，所以外层部分的静电容量，比变阻器层中一对内部电极的重叠区域的静电容量低。其结果，可达到积层型片状变阻器的低静电容量。由于内部电极相互重合部分的面积可考虑ESD耐量进行设定，所以能良好地维持ESD耐量。

优选变阻器层中一对内部电极重叠的区域，具有由以ZnO为主要成分同时含有Co的第1素体形成的区域，外层部分具有由以ZnO为主要成分同时含有Co并且该Co的含量比第1素体少的第2素体形成的区域。

在这种情况下，由于外层部分具有作为表现变阻器特性的材料的Co的含量少于第1素体的第2素体形成的区域，所以该外层部分中在结晶粒界处形成的电势变小。由此，外层部分的比介电常数小于变阻器层中一对内部电极的重叠区域的比介电常数，可降低该外层部分的静电容量。

优选变阻器层中一对内部电极的重叠区域，具有由以ZnO为主要成分同时含有Co和稀土类金属的第1素体形成的区域，外层部分具有由以ZnO为主要成分同时含有Co和稀土类金属，该Co含量和该稀土类金属含量分别小于第1素体的第2素体形成的区域。

在该情况下，由于外层部分具有由作为表现变阻器特性材料的Co和稀土类金属的含有率分别小于第1素体的第2素体形成的区域，所以该外层部分中在结晶粒界处形成的电势变小。由此，外层部分的比介电常数小于变阻器层中一对内部电极的重叠区域的比介电常数，能降低该外层部分的静电容量。

优选变阻器层中一对内部电极形成的重叠的区域，具有由以ZnO为主要成分同时含有Co的第1素体形成的区域，外层部分具有由ZnO为主要成分并不含Co的第2素体形成的区域。

在该情况下，由于外层部分不含作为表现变阻器特性材料的Co，所以该外层部分中在结晶粒界处形成的电势变得很小。由此，外层部分的比介电常数大大地小于变阻器层中一对内部电极的重叠区域的比介电常数，能大幅度地降低该外层部分的静电容量。

优选变阻器层中一对内部电极的重叠的区域，具有由以ZnO为主要成分同时含有Co和稀土类金属的第1素体形成的区域，外层部分具有由以ZnO为主要成分并不含Co和稀土类金属的第2素体形成的区域。

在该情况下，由于外层部分不含作为表现变阻器特性材料的Co及稀土类金属，所以该外层部分中在结晶粒界处形成的电势变得很小。由此，外层部分的比介电常数大大地小于变阻器层中一对内部电极重叠区域的比介电常数，能大幅度地降低该外层部分的静电容量。

根据以下给出的详细说明和参照附图，会更加清楚地理解本发明，但不能认为是为了限定本发明。

根据以下给出的详细说明会更加清楚本发明的应用范围。然而，应当理解这些详细说明和特殊实例，只是通过举例说明的方式表明本发明的优选实施方案，从这些详细说明，本领域的技术人员会理解各种变化和修改都在本发明的宗旨和范围内。

附图说明

图1是本实施方式的积层型片状变阻器的截面结构图。

图2是本实施方式的积层型片状变阻器制造过程流程图。

图3是本实施方式的积层型片状变阻器制造过程说明图。

图4是根据本发明的积层型片状变阻器，表示实施例1～8和比较例1～3的图表。

具体实施方式

以下参照附图，对本发明的最佳实施方式进行详细说明。说明中，对于同一元件或具有同一功能的元件，使用同一符号，省略重复说明。

首先，参照图1说明本实施方式的积层型片状变阻器1的结构。图1是本实施方式的积层型片状变阻器截面结构说明图。

如图1所示，积层型片状变阻器1，具有积层体3，和在该积层体3的相对端面上分别形成的一对外部电极5。积层体3具有变阻器部分7，和以夹持该变阻器部分7配置的一对外层部分9，通过将变阻器部分7和一对外层部分9进行积层构成。积层体3呈长方体形状，例如，长设定为1.6mm，宽设定为0.8mm，高设定为0.8mm。本实施方式的积层型片状变阻器1是所谓1608型的积层型片状变阻器。

变阻器部分7包括表现变阻器特性的变阻器层11，和以夹持该变阻器层11配置的一对内部电极13。变阻器部分7中，变阻器层11和内部电极13交替积层。变阻器层11中一对内部电极13重叠的区域11a，起着表现变阻器特性的区域的功能。

变阻器层11是由含有以下成分的第1素体形成，即，含有ZnO(氧化锌)作为主要成分，含有稀土类金属元素、Co、IIIb族元素(B、Al、Ga、In)、Si、Cr、Mo、碱金属元素(K、Rb、Cs)及碱土类金属元素(Mg、Ca、Sr、Ba)等金属单体和它们的氧化物作为副成分。在本实施方式中，变阻器层11，含有Pr、Co、Cr、Ca、Si、K、Al等作为副成分。由此，变阻器层11中的一对内部电极13重叠的区域11a，具有由以ZnO为主要成分同时含有Co及Pr的第1素体形成的区域。

Pr及Co是用于表现变阻器特性的材料。使用Pr的理由是因为电压非直线性优异，批量生产时的特性偏差小的缘故。对变阻器层11中ZnO的含量没有特殊限定，但在以构成变阻器层11的全部材料为100质量％时，通常为99.8～69.0质量％。变阻器层11的厚度，例如为5～60μm左右。

一对内部电极13大致平行设置，使各电极的一个端部在积层体3中的相对端面交替露出。各个内部电极13的上述各一个端部与外部电极5电连接。该内部电极13含有导电材料。对于内部电极13所含的导电材料没有特殊限定，但优选由Pd或Ag—Pd合金构成。内部电极13的厚度，例如为0.5～5μm左右。将积层型片状变阻器1形成低静电容量时，内部电极13的重叠部分13a的面积，从积层体3的积层方向看，一般为0.001～0.5mm²，优选为0.002～0.1mm²左右。

设置外部电极5使覆盖住积层体3的两个端面。该外部电极5，优选由与构成内部电极13的Pd等金属形成良好电连接的金属材料形成。例如，Ag与Pd形成的内部电极13具有良好的电连接性，而且，对积层体3端面的接合性也很好，所以最适宜用作外部电极的材料。这种外部电极5的厚度，通常为10～50μm左右。

在外部电极5的表面，依次形成厚度为0.5～2μm左右的Ni镀层(未图示)和厚度为2～6μm左右的Sn镀层(未图示)等，以覆盖住该外部电极5。形成这些镀层的主要目的是通过焊锡回流焊将积层型片状变阻器1搭载在基板等上时，提高焊料的耐热性和润湿性。

在外部电极5表面上形成的镀层，只要能达到提高焊料的耐热性和润湿性的目的，并不一定非要限定于上述材料的组合。作为可构成镀层的其他材料，例如，有Sn—Pb合金等，也可优选与上述Ni和Sn组合使用。镀层并不一定限定为2层结构，也可以是具有1层或3层以上的结构。

外层部分9是由含有以下成分的第2素体形成，即，作为主要成分在含有ZnO的同时，作为副成分还含有稀土类金属元素、Co、IIIb族元素(B、Al、Ga、In)、Si、Cr、Mo、碱金属元素(K、Rb、Cs)及碱土类金属元素(Mg、Ca、Sr、Ba)等金属单体或者是它们的氧化物。本实施方式中，外层部分9，含有Pr、Co、Cr、Ca、Si、K、Al等作为副成分。设定第2素体中Co的含量小于第1素体中Co的含量。由此，外层部分9具有由以ZnO为主要成分，同时Co含量小于第1素体的第2素体形成的区域。外层部分9的厚度，例如为0.30～0.38μm左右。

从表现变阻器层11(区域11a)中的变阻器特性方面考虑，第1素体中Co的含量，相对氧化锌及其他金属原子的总量100摩尔％优选为0.1摩尔％以上。从而，第2素体中Co的含量，相对氧化锌及其他金属原子的总量100摩尔％优选为不足0.1摩尔％。第2素体中Co的含量也可为零，即，第2素体可不含Co。

如上所述，根据本实施方式，由于外层部分9具有由作为表现变阻器特性的材料Co的含量少于第1素体的第2素体形成的区域，所以该外层部分9中在结晶粒界处形成的电势变小。由此，外层部分9的比介电常数也就小于变阻器层11中一对内部电极13的重叠区域11a的比介电常数，该外层部分9的静电容量降低。其结果，可达到积层型片状变阻器1整体的低静电容量。另外，由于可在考虑到ESD耐量下设定内部电极13相互重合部分的面积，所以积层型片状变阻器1能维持良好的ESD耐量。

在第2素体不含Co时，外层部分9中在结晶粒界处形成的电势变得极小。由此，外层部分9的比介电常数大大地小于区域11a的比介电常数，该外层部分9的静电容量大幅度降低。其结果，积层型片状变阻器1可达到更低的静电容量。

作为本实施方式的变化例，是设定第2素体中的Co含量小于第1素体中的Co含量，同时，设定第2素体中的稀土类金属(本实施方式中为Pr)含量也小于第1素体中的稀土类金属的含量。在该情况下，外层部分9具有由以ZnO为主要成分同时Co含量及稀土类金属含量也分别少于第1素体的第2素体形成的区域。第2素体中稀土类金属的含量也可为零，即，第2素体也可不含稀土类金属。

当考虑到表现变阻器层11(区域11a)中的变阻器特性时，第1素体中Pr的含量，相对氧化锌及其他金属原子的总量100摩尔％优选为0.05摩尔％以上。从而，第2素体中Pr的含量，相对氧化锌及其他金属原子的总量100摩尔％优选为不足0.05摩尔％。由于Pr的含量与Co的含量相关联，所以不一定限于上述数值范围。

在上述变化例中，由于外层部分9具有由Co及稀土类金属的含有率分别小于第1素体的第2素体形成的区域，所以与上述实施方式中只减少Co含有率的情况相比，外层部分9中在结晶粒界处形成的电势变小。即，外层部分9的比介电常数也小于变阻器层11中一对内部电极13的重叠区域11a的比介电常数。其结果，外层部分9的静电容量进一步降低，积层型片状变阻器1整体可达到更低的静电容量。

第2素体不含Co及稀土类金属的情形，与只不含Co的情形相比，外层部分9中在结晶粒界处形成的电势减小。即，外层部分9的比介电常数小于变阻器层11中一对内部电极13的重叠区域11a的比介电常数。其结果，外层部分9的静电容量大幅度降低，积层型片状变阻器1可达到更低的静电容量。

第2素体含有Co，或者第2素体含有Co及稀土类金属的情形，与第2素体不含Co，或者第2素体不含Co及稀土类金属的情形相比，第2素体和第1素体的收缩率的差减小。所以，在第2素体含有Co，或者，第2素体含有Co及稀土类金属时，能够抑制因第2素体与第1素体的收缩率的差产生的境界面处的残余应力所导致的特性变化和内部电极剥离等的发生。

接着，参照图1～图3，对具有上述结构的积层型片状变阻器1的制造过程进行说明。图2是说明本实施方式的积层型片状变阻器的制造过程的流程图。图3用于说明本实施方式的积层型片状变阻器的制造过程。

首先，按照规定的比例，分别称取构成变阻器层11的主要成分的ZnO及Pr、Co、Cr、Ca、Si、K、Al的金属或氧化物等微量添加物后，将各成分进行混合调制成变阻器材料(步骤S101)。然后，向该变阻器材料中加入有机粘合剂、有机溶剂、有机增塑剂等，使用球磨机等进行20小时左右的混合、粉碎得到浆液。

利用刮刀涂布法等公知的方法，将该浆液涂布在例如由聚乙烯对酞酸盐形成的薄膜上后，进行干燥形成厚度为30μm左右的膜。将如此获得的膜从薄膜上剥离下来得到第1未烧成片(步骤S102)。

接着，在该第1未烧成片S1上，利用网板印刷等印刷法，以规定的图案涂布内部电极13用的材料糊状的Pd。然后，使该导电性糊干燥，形成具有规定图案的电极层(步骤S103)。

另一方面，按照规定的比例，分别称取构成外层部分9的主要成分ZnO及Pr、Co、Cr、Ca、Si、K及Al的金属或氧化物等微量添加物后，将各成分进行混合调制成变阻器材料(步骤S104)。此时，设定Co的含量要小于制作第1未烧成片时的Co含量。另外，也可设定Co的含量为零。然后，向该变阻器材料中加入有机粘合剂、有机溶剂、有机增塑剂等，使用球磨机等进行20小时左右的混合、粉碎得到浆液。

利用刮刀涂布法等公知方法，将该浆液涂布在例如由聚乙烯对酞酸盐形成的薄膜上后，进行干燥形成厚度为30μm左右的膜，将如此获得的膜从薄膜上剥离下来得到第2未烧成片(步骤S105)。

接着，将形成电极层的第1未烧成片、没有形成电极层的第1未烧成片及第2未烧成片按规定顺序重叠，形成片积层体(步骤S106)。将如此得到的片积层体切割成所要求的尺寸得到未烧结的片(步骤S107)。在得到的未烧成片中，如图3所示，按照数枚第2未烧成片S2、第1未烧成片S1、形成电极层EL的2枚第1未烧成片S1、第1未烧成片S1、形成电极层EL的2枚第1未烧成片S1、数枚第1未烧成片S1、数枚第2未烧成片S2的顺序，将这些片S1、S2进行积层。没有必要将不一定形成电极层EL的第1未烧成片S1进行积层。

接着，通过对未烧成片实施加热处理，进行脱粘合剂。加热温度为180～400℃，加热时间为0.5～24小时左右。然后，进行烧成(步骤S108)，得到积层体3，烧成温度为1000～1400℃，烧成时间为0.5～8小时左右。通过烧成，未烧成片中的电极层EL之间的第1未烧成片S1形成变阻器层11，第2未烧成片S2形成外层部分9。电极层EL形成内部电极13。对于如此得到的积层体3，在实施下一工序之前，也可以与研磨材料等一起装入研磨容器中，对元件表面实施平滑处理。

接着，从积层体3的表面扩散碱金属(例如，Li、Na、等)(步骤S109)。这里，首先将碱金属化合物附着在所得积层体3的表面上。对于附着碱金属化合物，可使用密闭旋转釜。对于碱金属化合物，没有特殊限定，但优选通过热处理，能使碱金属从积层体3的表面扩散到内部电极13附近的化合物。例如可使用碱金属的氧化物、氢氧化物、氯化物、硝酸盐、硼酸盐、碳酸盐和草酸盐等。

将附着该碱金属化合物的积层体3在电炉内，以规定的温度及时间进行热处理。其结果，来自碱金属化合物的碱金属从积层体3的表面扩散到内部电极13附近。优选热处理温度为700～1000℃，热处理气氛为大气。热处理时间(保持时间)优选为10分钟～4小时。

接着，形成一对外部电极5(步骤S110)。这里，首先，在积层体3的两个端部上，涂布主要含有Ag的外部电极用糊，使分别与一对内部电极13连接。之后，对涂布糊进行550～850℃左右的加热(烧结)处理。由此，形成由Ag构成的外部电极5。然后，在外部电极5的外表面上，利用电解镀等依次形成Ni镀层和Sn镀层。如此得到积层型片状变阻器1。

如上所述，根据本实施方式的制造方法，外层部分9是由Co含量少于第1未烧成片S1的第2未烧成片S2所形成，所以可获得在结晶粒界处形成的电势减小的外层部分9。其结果，可得到达到了低静电容量的积层型片状变阻器1。当然，由于可考虑ESD耐量设定内部电极13相互重合部分的面积，所以得到的积层型片状变阻器1可良好地维持ESD耐量。

在第2未烧成片S2不含Co的情况下，外层部分9中在结晶粒界处形成的电势极小，可得到达到了更低静电容量的积层型片状变阻器1。

作为本实施方式制造方法的变化例，设定第2未烧成片S2中的Co含量小于第1未烧成片S1中的Co含量，同时，设定第2未烧成片S2中的稀土类金属(本实施方式中为Pr)含量小于第1未烧成片S1中的稀土类金属含量。第2未烧成片S2中的稀土类金属含量也可以为零，即，第2未烧成片S2也可以不含有稀土类金属。

上述变化例中，由于外层部分9是由Co及稀土类金属的含有率分别小于第1未烧成片S1的第2未烧成片S2所形成，所以和上述实施方式的制造方法一样，与只减少Co含有率的情况比较，外层部分9中在结晶粒界处形成的电势变小，即，外层部分9的比介电常数小于变阻器层11的比介电常数。其结果，可得到静电容量进一步降低的积层型片状变阻器1。

在第2未烧成片S2不含Co及稀土类金属的情况，与仅仅不含Co的情况比较，外层部分9中在结晶粒界处形成的电势变小。即，外层部分9的比介电常数小于变阻器层11的比介电常数。其结果，可得到静电容量极小的积层型片状变阻器1。

以上，虽然对本发明的最佳实施方式进行了说明，但本发明并不仅限于这些实施方式。例如，上述的积层型片状变阻器1，虽然具有由一对内部电极13夹持变阻器层11的结构，但本发明的变阻器也可以是将数个这种结构进行层积的积层型片状变阻器。根据这种积层型的变阻器，可进一步提高静电耐量并达到更低的电压驱动等。

在上述积层型片状变阻器1中，变阻器层11整体，虽然由以ZnO为主要成分并含有Co和Pr的第1素体形成，但不限于此。变阻器层11中一对内部电极13形成的重叠区域11a，也可以具有一部分由上述第1素体形成的区域。虽然外层部分9整体，由以ZnO为主要成分同时Co含量小于第1素体的第2素体所形成，但不限于此。外层部分9也可以具有一部分由上述第2素体形成的区域。

在上述制造方法中，虽然在第1未烧成片S1上形成2层电极层EL，但不限于此。也可以在第2未烧成片S2上形成另一个电极层EL。也可以在第2未烧成片S2上形成2层电极层EL，层积这些片S1、S2，使这些第2未烧成片S2夹持第1未烧成片S1。

以下，利用实施例更详细地说明本发明，但本发明不受这些实施例所限定。

(实施例1)

关于变阻器层(第1未烧成片)中使用的变阻器层材料，在纯度99.9％的ZnO(97.725摩尔％)中，添加Pr(0.5摩尔％)、Co(1.5摩尔％)、Al(0.005摩尔％)、K(0.05摩尔％)、Cr(0.1摩尔％)、Ca(0.1摩尔％)和Si(0.02摩尔％)并进行调制。关于外层部分(第2未烧成片)使用的变阻器材料，在纯度99.9％的ZnO(99.175摩尔％)中，添加Pr(0.5摩尔％)、Co(0.05摩尔％)、Al(0.005摩尔％)、K(0.05摩尔％)、Cr(0.1摩尔％)、Ca(0.1摩尔％)和Si(0.02摩尔％)并进行调制。另外，与此同时进行，通过混合由Pd粒子形成的金属粉末、有机粘合剂和有机溶剂，调制形成内部电极用的导电性糊。

使用上述变阻器材料和导电性糊，按照图2所示的制造过程，制造1608型的积层型片状变阻器。内部电极形成重叠部分的面积取0.05mm2。

有关碱金属的扩散处理，将得到的积层体(烧结体)与作为碱金属化合物的Li₂CO₃粉末(平均粒径：3μm)一起装入密闭旋转釜内进行混合，每1个积层体上附着1μg的Li₂CO₃粉末。向密闭旋转釜内投放的Li₂CO₃量，对每个积层体取0.01μg～10mg的范围。热处理温度为900℃，热处理时间为10分钟。

(实施例2和3)

除了将外层部分(第2未烧成片)所用的变阻器材料中的Co添加量设定为0.01摩尔％、零之外，其他和实施例1一样，得到实施例2和3的积层型片状变阻器。为了相对实施例1变更Co的添加量，在实施例2、3中调整ZnO的量，取ZnO和其他金属原子的总量为100摩尔％。

(实施例4～7)

除了将外层部分(第2未烧成片)使用的变阻器材料中的Pr添加量取为0.05摩尔％、0.01摩尔％、0.005摩尔％、零之外，其他和实施例1一样，得到实施例4～7的积层型片状变阻器。为了相对实施例1变更Pr添加量，在实施例4～7中调整ZnO的量，取ZnO和其他金属原子的总量为100摩尔％。

(实施例8)

除了将外层部分(第2未烧成片)使用的变阻器材料中的Co添加量和Pr添加量设定为零之外，其他和实施例1一样，得到实施例8的积层型片状变阻器。为了相对实施例1变更Co和Pr的添加量，在实施例8中调整ZnO的量，取ZnO和其他金属原子的总量为100摩尔％。

(比较例1)

除下述之外，其他和实施例1一样，得到比较例1的积层型片状变阻器。将外层部分(第2未烧成片)使用的变阻器材料中的Co添加量设定为1.5摩尔％。即，将外层部分(第2未烧成片)使用的变阻器材料和变阻器层(第1未烧成片)使用的变阻器材料取为相同。不附着Li₂CO₃粉末，即，不向积层体上扩散Li。

(比较例2)

除下述之外，其他和实施例1一样，得到比较例2的积层型片状变阻器。将外层部分(第2未烧成片)使用的变阻器材料中的Co添加量设定为1.5摩尔％，即，将外层部分(第2未烧成片)使用的变阻器材料和变阻器层(第1未烧成片)使用的变阻器材料取为相同。不附着Li₂CO₃粉末，即，不向积层体上扩散Li。内部电极形成重叠部分的面积设定为0.025mm²。

(比较例3)

除了下述之外，其他和实施例1一样，得到比较例3的积层型片状变阻器。将外层部分(第2未烧成片)使用的变阻器材料中的Co添加量设定为1.5摩尔％。即，将外层部分(第2未烧成片)使用的变阻器材料和变阻器层(第1未烧成片)使用的变阻器材料取为相同。为了相对实施例1变更Co添加量，在比较例1～3中，调整ZnO的量，取ZnO和其他金属原子的总量为100摩尔％。

使用得到的各个积层型片状变阻器，分别测定变阻器层中一对内部电极形成重叠区域的比介电常数εA、外层部分的比介电常数εB、非直线系数α，和静电容量C、ESD耐量。计算出比介电常数εA和比介电常数εB之比(εA/εB)。结果示于图4。

比介电常数εB的求法如下。首先，测定面积S_B、与内部电极的间距d_B形成的外部电极，测定静电容量C_B。接着，由下式(2)求出比介电常数εB。

εB＝C_B*d_B/ε_o*S_B         (2)

比介电常数εA的求法如下。首先，测定制作的积层型片状变阻器的静电容量C。并由下式(3)求出比介电常数εA。

εA＝(C—C_B)*d_A/ε_o*S_A              (3)

d_A：内部电极的间距

S_A：内部电极形成重叠部分的面积

非直线系数α，表示在积层型片状变阻器中流过的电流从1mA变化到10mA时，施加在积层型片状变阻器电极间的电压与电流的关系。非直线系数α由下式(4)求出。

α＝log(I₁₀/I₁)/log(V₁₀/V₁)         (4)

V₁₀表示在积层型片状变阻器中流过I₁₀＝10mA电流时的变阻器电压。V₁表示在积层型片状变阻器中流过I₁＝1mA电流时的变阻器电压。非直线系数α越大，变阻器特性越好。

静电容量C是1MH_Z下的静电容量，利用介电分析仪(PrecisionLCR Meter)(Hewlett Packard社制4284A)测定。在本实施例中，静电容量C在2.0pF以下时，判断积层型片状变阻器的静电容量相当低，判定为“好(O)”。将2.0pF以下作为判定基准的理由，是因为若积层型片状变阻器的静电容量在2.0pF以下时，可对应于100MHz以上的高频率。

ESD耐量是按照IEC(International Electrotechnical Commission)(国际电工技术委员会)标准IEC61000—4—2中规定的静电放电抗干扰性试验测定的。本实施例中，ESD耐量在8kV以上时，判断ESD耐量充分，判定为“好(O)”。取8kV以上作为判定基准的理由是因为满足IEC61000—4—2中的级别4。

实施例1～8的积层型片状变阻器，静电容量C在2.0pF以下，同时ESD耐量在8kV以上，与其相反，比较例1、3的积层型片状变阻器，虽然ESD耐量在8kV以上，但静电容量C却大于2.0pF。另外，比较例1、3的积层型片状变阻器，虽然静电容量C在2.0pF以下，但ESD耐量却低于8kV。从以上所述，可确认本发明的有效性。

从本发明的详细说明看出，本发明显而易见地可作多种方式的变化。不能认为这些变化超出了本发明的宗旨和范围，并且这些对于本领域的技术人员很清楚的修改都在以下权利要求的范围内。

Claims (5)

1.一种积层型片状变阻器，其特征是，包括：

积层体，所述积层体具有：包括表现电压非直线特性的变阻器层和以夹持该变阻器层配置的一对内部电极的变阻器部分，和以夹持该变阻器部分配置的一对外层部分；和

形成在所述积层体上，与所述一对内部电极分别连接的一对外部电极，

所述外层部分的比介电常数小于所述变阻器层中所述一对内部电极的重叠区域的比介电常数。

2.如权利要求1所述的积层型片状变阻器，其特征是，所述变阻器层中所述一对内部电极的重叠区域，具有由以ZnO为主要成分同时含有Co的第1素体形成的区域，

所述外层部分，具有由以ZnO为主要成分同时含有Co并且该Co含量小于所述第1素体的第2素体形成的区域。

3.如权利要求1所述的积层型片状变阻器，其特征是，所述变阻器层中所述一对内部电极的重叠区域，具有以ZnO为主要成分同时含有Co和稀土类金属的第1素体形成的区域，

所述外层部分，具有由以ZnO为主要成分同时含有Co和稀土类金属，该Co含量和该稀土类金属含量分别小于所述第1素体的第2素体形成的区域。

4.如权利要求1所述的积层型片状变阻器，其特征是，所述变阻器层中所述一对内部电极的重叠区域，具有由以ZnO为主要成分同时含有Co的第1素体形成的区域，

所述外层部分，具有由以ZnO为主要成分同时不含Co的第2素体形成的区域。

5.如权利要求1所述的积层型片状变阻器，其特征是，所述变阻器层中所述一对内部电极的重叠区域，具有由以ZnO为主要成分同时含有Co和稀土类金属的第1素体形成的区域，

所述外层部分，具有由以ZnO为主要成分同时不含有Co和稀土类金属的第2素体形成的区域。

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