CN102956500A - 多晶硅薄膜晶体管的制备方法 - Google Patents

多晶硅薄膜晶体管的制备方法 Download PDF

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Abstract

本发明提供一种掩膜金属诱导晶化的多晶硅薄膜晶体管的制备方法，包括：连续横向区域的多晶硅薄膜去除镍硅氧化物、纳米二氧化硅层和化学氧化层，以Freckle刻蚀液湿刻成有源硅岛，通过低压化学气相沉的方法在425℃下沉积50纳米厚的低温氧化物作为栅极绝缘层；形成栅电极，将硼以4×1015/cm2计量离子注入源极和漏极；以LPCVD的方法沉积500nm的氧化物作为绝缘层并在栅极、源极和漏极区域上开电极接触孔；溅射700纳米厚的含1％Si的铝光刻形成测试电极，在氢气与氮气的合成气体中420℃下烧结30分钟以形成良好的欧姆接触，同时活化掺杂物。

Description

多晶硅薄膜晶体管的制备方法
技术领域
本发明涉及多晶硅技术，更具体地，涉及一种多晶硅薄膜和薄膜晶体管及相应的制备方法。
背景技术
2006年开始，出现了基于溶液法的MIC(SMIC)工艺来制作多晶硅TFT，在此方法中，通过控制镍的吸附过程，获取尺寸为几十到几百微米的碟状晶粒组成的低镍残留的多晶硅。图1显示通过TMAH腐蚀的SMIC多晶硅薄膜的光学显微镜照片。该方法可以解决因玻璃基板收缩造成的掩膜版对位不准问题。
然而，任意分布的晶核导致退火时间较长，使之不能很好的应用于大尺寸的玻璃基板。为了解决这个问题，本申请的申请人之前提出一个以定位成核点解决方案为基础的金属诱导晶化方法，该方法基于成核点(NS)和补充点(SS)相结合。在诱导晶化过程中，消耗的诱导金属镍通过补充点(SS)提供，而不是成核点(NS)，这样可以减少在成核点(NS)位置的镍的聚集，进而得到诱导金属镍残留不高的区域。图2(a)和2(b)分别示出经TMAH腐蚀后的蜂巢状和单向DG-SMIC低温多晶硅薄膜的光学显微镜照片。如图2所示，外形和尺寸相同的晶粒可以通过设计NS和SS的位置分布来实现；并且，这个方案可以实现精确的控制晶化时间，而且在590℃时的晶化时间可以缩短至2小时。
使用的多晶硅薄膜作为半导体层制造P沟道的TFT显示出很高的性能，但这项技术的主要缺点是膜的均匀性和稳定性较差。使用的镍的硝酸盐溶液(Ni(NO3)2/NH4OH混合溶液)的PH值为8，从而在晶化过程中，非晶硅膜表面(指硅在NS和SS区域)暴露于上述溶液中会被轻微的腐蚀，使得晶化的多晶硅表面不是十分平整。图3分别为NS或SS的内外部的被界定的晶粒多晶硅3-D AFM图片，如图3所示，内部指此区域的薄膜已经暴露经过Ni(NO3)2/NH4OH的混合溶液，而外部指此薄膜受光刻胶的保护并且没有暴露经过该溶液，内部和外部的表面粗糙度分别为0.364nm和0.189nm，可见膜的均匀性较差。
发明内容
为克服多晶硅薄膜的均匀性和稳定性较差的缺陷，本发明提出一种多晶硅薄膜和薄膜晶体管及相应的制备方法。
根据本申请的一个方面，提供一种掩膜金属诱导晶化的多晶硅薄膜，包括：玻璃衬底，位于玻璃衬底上的硅氧化物，位于硅氧化物上面的全部晶化的多晶硅层，位于多晶硅层上的纳米二氧化硅层；纳米二氧化硅层上蚀刻出多个诱导窗口，多个诱导窗口上涂布化学氧化层；该纳米二氧化硅层和化学氧化层上溅射布置镍硅氧化物层。
根据本发明的另一个方面，提供一种掩膜金属诱导晶化的多晶硅薄膜的制备方法，包括：步骤1)、以等离子体化学气相沉积二氧化硅到玻璃衬底上，再以低压化学气相沉积非晶硅；步骤2)、非晶硅表面形成纳米二氧化硅层，通过光刻工艺形成诱导窗口，诱导线处形成薄的化学氧化层；步骤3)、二氧化硅层和化学氧化层上溅射一层薄的镍硅氧化物，高温退火将非晶硅全部晶化。
根据本发明的又一方面，提供一种掩膜金属诱导晶化的多晶硅薄膜晶体管，包括：连续横向区域的多晶硅薄膜蚀刻成有源硅岛；沉积低温氧化物作为栅极绝缘层；形成栅电极，将硼以4×1015/cm2计量离子注入源极和漏极；沉积500nm的氧化物作为绝缘层并在栅极、源极和漏极区域上开电极接触孔。
根据本发明的又一方面，提供一种掩膜金属诱导晶化的多晶硅薄膜晶体管的制备方法，包括：连续横向区域的多晶硅薄膜以Freckle刻蚀液湿刻成有源硅岛，通过低压化学气相沉的方法在425℃下沉积50纳米厚的低温氧化物作为栅极绝缘层；形成栅电极，将硼以4×1015/cm2计量离子注入源极和漏极；以LPCVD的方法沉积500nm的氧化物作为绝缘层并在栅极、源极和漏极区域上开电极接触孔；溅射700纳米厚的含1％Si的铝光刻形成测试电极，在氢气与氮气的合成气体中420℃下烧结30分钟以形成良好的欧姆接触，同时活化掺杂物。
本申请的方法用来制备高质量和高均匀性多晶硅薄膜和薄膜晶体管，其中，纳米层级硅氧化物面膜可以预先定义结晶成核的位置。多晶硅薄膜由完全相同宽度的连续纬向域(CZD)组成，且在优化条件下取得。对TFT性能进行广泛比较，证明晶粒区域没有受器件性能重大影响。与大晶粒或者小晶粒MIC TFTs相比，MIC TFTs比大晶粒MIC TFTs有更好的器件均匀性。
附图说明
图1是通过TMAH腐蚀的大晶粒SMIC多晶硅薄膜的光学显微镜照片；
图2是由TMAH腐蚀的多晶硅薄膜光学显微镜照片，其中，图2a为碟状晶粒，图2b为单向；
图3是全部晶化的DG-SMIC多晶硅薄膜的AFM 3-D图像；
图4是通过MMIC方法制备的多晶硅薄膜的结构示意图；
图5是放大的MMIC制备的多晶硅薄膜结构的横截面示意图；
图6是MMIC多晶硅光学显微镜照片，其中T分别为3nm(图6a)，4nm(图6b)，5nm(图6c)和6nm(图6d)；
图7是MMIC多晶硅光学显微镜照片，上下图的诱导线宽度分别为1μm和3μm；
图8是MMIC多晶硅光学显微镜照片，Ni-Si氧化物厚度分别为
Figure BSA00000608964100041
(图8a)，
Figure BSA00000608964100042
(图8b)和(图8c)；
图9是MMIC(a)，MILC(b)和GGS(c)处理示意图；
图10是通过(a)GGS技术和(b)CZD技术在590℃氮气气氛下对非晶硅退火1小时后的光学显微镜照片；
图11是在590℃退火条件下GGS和CZD技术对大面积衬底的晶化面积所占比例与晶化时间的关系图；
图12是SIMS镍含量的深度概况(图12a)、SIMS追踪到的镍在(图12b)、MILC多晶硅(图12c)CZD多晶硅薄膜中分布的2-D图像；
图13是顶栅CZD多晶硅TFT结构横截面示意图；
图14(a)、(b)、(c)、(d)和(e)为5种不同设计布局，(f)为MMIC多晶硅经TMAH腐蚀的光学显微镜照片；
图15是CZD、GGS(大晶粒)和絮状(小晶粒)MIC TFTs的Ion、Ioff和GIDL统计分布示意图；
图16是CZD、GGS(碟状/大晶粒)和絮状(小晶粒)MIC TFTs的Vth和S统计分布示意图；
图17是CZD、GGS(碟状/大晶粒)和絮状(小晶粒)MIC TFTs的场效应迁移率(cm2/Vs)统计分布示意图；
图18是4英寸晶片上双栅极CZD TFT s的(a)阈值电压(Vth)和(b)场效应迁移率(μFE)直方图。
如图所示，为了能明确实现本发明的实施例的结构，在图中标注了特定的结构和器件，但这仅为示意需要，并非意图将本发明限定在该特定结构、器件和环境中，根据具体需要，本领域的普通技术人员可以将这些器件和环境进行调整或者修改，所进行的调整或者修改仍然包括在后附的权利要求的范围中。
具体实施方式
下面通过附图和具体实施例来详细说明一种多晶硅薄膜和薄膜晶体管及相应的制备方法。在以下的描述中，将描述本发明的多个不同的方面，然而，对于本领域内的普通技术人员而言，可以仅仅利用本发明的一些或者全部结构或者流程来实施本发明。为了解释的明确性而言，阐述了特定的数目、配置和顺序，但是很明显，在没有这些特定细节的情况下也可以实施本发明。在其他情况下，为了不混淆本发明，对于一些众所周知的特征将不再进行详细阐述。
为了减少多晶硅薄膜中残留的镍含量，提供一种以镍硅氧化物代替纯镍作为诱导金属源的方案，相较于纯镍诱导晶化多晶硅，晶化后在多晶硅薄膜内诱导金属残留被大大降低了。因此，多晶硅TFT的漏电流也随之减小。采用SR-Ni/Si氧化物作为诱导金属源，可以提供了一个更为宽泛的工艺范围，并能防止不同批次间的工艺参数不同对多晶硅薄膜所产生的影响。然而，较高的镍残留和浓度缺陷存在于诱导行区和LLGB，降低TFT性能和均匀性。因此，TFT的设计要避开以上两个区域，但这对于以大面积玻璃作为基板是十分困难的，因为玻璃在退火晶化过程中会收缩变形。
如前面所述，基于溶液法的MIC是另一个有用的技术，可以减少残留在多晶中的镍和消除MILC和解决MIUC技术在退火过程造成掩膜版错位问题。然而，结晶核的随机分布，会导致较长的退火时间以及不均匀的多晶硅薄膜。DG-SMIC可以保证可重复的晶化过程并且较低的镍残留，但会牺牲一部分区域表面的平整性。
所以，在本申请中，以镍硅氧化物作为诱导源，以用于定义晶核位置的纳米层二氧化硅作为罩层，两者结合起来形成掩膜金属诱导晶化法(MMIC)。通过光刻工艺在非晶硅薄膜上的纳米二氧化硅层形成诱导窗口，其中，诱导窗口的宽度、诱导窗口外部二氧化硅的厚度和镍诱导媒介物的区域浓度都会对所得的MMIC多晶硅薄膜形貌的影响。在最优的条件下，连续横向区域(CZD)多晶硅薄膜由完全相同的宽度的晶畴组成。并且诱导孔和对撞晶界对于TFT器件性能也会产生影响。
制备MMIC多晶硅
MMIC多晶硅薄膜的制备过程
制备过程开始于以等离子体化学气相沉积300nm的二氧化硅覆盖的玻璃衬底上，该玻璃衬底可以是鹰2000玻璃衬底。再以低压化学气相沉积的方法在550℃下沉积45nm的非晶硅。将非晶硅样品浸入含1％氢氟酸的溶液中1分钟去掉表面的自然氧化层。
随后，4nm厚的纳米二氧化硅层形成于非晶硅表面。通过光刻工艺形成诱导窗口，光刻胶通过硫酸与双氧水的混合溶液在120℃条件下去除。与此同时，一个非常薄的化学氧化层形成于诱导线处，大约1-2nm厚。
溅射一层非常薄的镍硅氧化物在此结构表面上。图4为MMIC结构的示意图。在590℃下退火几小时后非晶硅全部晶化。为研究生成的多晶硅晶粒形貌，将MMIC法制得的多晶硅薄膜用四甲基氢化铵(TMAH)腐蚀。
MMIC结晶过程分析
图5示出放大的MMIC结构横截面的示意图。纳米尺度氧化物的厚度T1和T2覆盖于非晶硅薄膜上方，相邻的诱导线距离为D和诱导线宽度W都影响晶化效果。形成这个结构后，通过溅射的方法在其表面溅射一层镍硅氧化物，研究结晶诱导介质的厚度变化对MMIC晶化的影响。
A：T1氧化物厚度的影响
图6展示了TMAH的蚀刻MMIC多晶硅薄膜的光学显微镜照片，诱导线(T1)以外处二氧化硅厚度分别为3纳米，4纳米，5纳米和6纳米。诱导线处的氧化物是化学氧化物，其通过将表面洁净的非晶硅浸入H2SO4和H2O2的混合溶液在120℃下浸泡10分钟形成。T2的厚度约为2纳米。所有样品诱导线宽度一致为2微米，而且镍硅氧化物厚度一致，在590摄氏度下退火2小时。我们发现所有样品均自诱导线开始晶化，但是随着T1厚度的增加晶化速率减小。当硅氧化物为6纳米时，MMIC多晶硅晶化区域为碟形。我们发现，若在诱导线内的氧化硅与诱导窗口外的氧化硅一样薄，诱导线不能预先定义晶核位置。在这种情况下，晶核在非晶硅内随机生成。
B：诱导窗口宽度(W)的影响
图7展示了诱导线宽度(W)对MMIC多晶硅形貌的影响。诱导线宽度分别为1微米和3微米。诱导线外的氧化硅厚度为3纳米，镍硅氧化物厚度为10埃。当诱导窗口的宽度为1微米，在相同的宽度内多晶硅被形成连续的带状结构(CZD)，这就意味着没有小晶粒在诱导线内。金属诱导晶化发生在不连续的区域内，非晶硅晶化开始于诱导线内围绕着孤立的原子核沿着径向方向，然后在线外沿着径向或横向生长。当诱导线宽度为3微米时，在诱导线内有小晶粒形成。
C：镍硅氧化物厚度的影响
图8展示了镍硅氧化物厚度分别为7埃，10埃和14埃的MMIC多晶硅薄膜的光学显微镜照片，诱导线外的SiOx厚度为4纳米，诱导线宽度为2微米，样品在590℃下退火30分钟。当镍硅氧化物厚度为7埃时，许多孤立的晶核在诱导线内形成，然后金属诱导非晶硅结晶沿着这些孤立晶核的径向进行。当镍硅氧化物厚度为10纳米时，更多的孤立的核点在诱导线内形成，然后金属诱导非晶硅晶化沿着这些孤立的核点的径向方向(MIRC)或横向方向(MILC)进行。当镍硅氧化物厚度为14纳米时，一些结晶核在诱导线和MILC的晶化范围之外形成，因此造成的MMIC多晶硅组成的非均匀域，这将导致非均匀的电学性能。
讨论
金属诱导非晶硅晶化使用镍作为催化剂，在热退火时镍硅化合物(NiSi2)最初产生于镍与硅的交界处。NiSi2在形成针状多晶硅后迁移到非晶硅中。对于MMIC，镍需要通过纳米层SiO2罩层扩散到非晶硅中，通过二氧化硅罩层的镍的扩散量可以通过菲克第二定律得出。
C ( x , t ) = C s × erfc { x 2 × ( D × t ) 1 / 2 } - - - ( 1 )
其中C(x，t)和Cs分别是在二氧化硅底部和顶部的镍浓度，D为扩散系数，x为SiO2的厚度，t为退火晶化时间。公式(1)表明，与诱导线外的非晶硅相比，在诱导线内SiO2和非晶硅界面镍浓度会早达到诱导晶化的域值浓度因为诱导线内覆盖的是更薄的SiO2层。也就是说，NiSi2(或者说晶核)最早形成在诱导线内。这是纳米SiO2的罩层可以预先定位的结晶成核的位置，需要二氧化硅的诱导线外的覆盖层足够厚的原因。
晶核密度取决于镍的数量和分布，这也受镍介质的面积密度(镍硅氧化层厚度)、SiO2的厚度、诱导线的宽度的影响。如果镍的含量非常低或镍媒介物随意的分散在非晶硅表面可以形成许多孤立的晶核。在这种情况下，将会形成(如图7a或8a)CZD多晶硅或大区域碟状多晶。薄的二氧化硅膜对镍的过滤效果，有利于孤立的晶核形成。因此，认为诱导线内的超薄SiO2层形成CZD多晶硅的关键因素之一。
在诱导线外镍通过厚的SiO2逐渐向四周扩散。认为，当镍密度低于金属诱导非晶硅结晶所需的阈值，它们不断加入移动的诱导前锋，补充诱导结晶过程中消耗的镍并提高结晶速率。随着SiO2厚度的增加和减少镍触媒的面积密度，通过SiO2扩散的镍的量减少，导致晶化速率降低(如图6、图8a和图8b所示)。然而，当镍的密度高于金属诱导非晶硅晶化所需的阈值时，许多晶核形成超越MIRC或MILC边界，结果形成多晶硅组成杂乱的区域(如图8a所示)。
通过设计好的纳米二氧化硅罩层的晶化过程，诱导线的宽度，线外部氧化硅层的厚度，镍硅氧化物层的厚度都会影响MMIC多晶硅的形貌。纳米氧化硅罩层可以预先定位结晶成核的位置。在最佳的工艺条件下可以得到横向晶化区域(CZD)组成完全相同的宽度相同的多晶硅薄膜。
与GGS和MILC的对比
图9(a)、(b)、(c)分别展示了常用MMIC、MILC和GGS结构的横截面示意图。对于一般的MILC结构，晶核最初形成在MIC区域，然后横向结晶形成高质量的MILC区域。正如所知，当镍硅化合物在非晶硅薄膜中推进是会有一些镍残留在多晶硅薄膜中，因此，在结晶前锋处镍的密度会随横向晶化过程持续进行进一步减小，从而减小在固定温度下的横向结晶速率。对于一般的MILC，所有的镍从MIC区扩散，所以MIC去必然会有很高的镍残留，不适合作为TFT有源层。也就是说TFT通道只能位于MILC区。
为了实现GGS多晶硅薄膜，在镍和非晶硅之间形成一层SiO2或SiNx的阻挡层。这样，镍通过阻挡层扩散至非晶硅表面，意味着同时，一些镍被分流在阻挡层中。通过这层阻挡层可以有效地控制进入非晶硅的镍的浓度同时减少镍在非晶硅层中的浓度，进而获得高品质的GGS多晶硅层。然而，此工艺还是有些缺陷，如晶核的随意分布，导致晶粒在非晶硅膜表面的不均匀分布从而需要更长的的退火晶化时间。
对于MMIC，镍硅化合物的厚度，诱导线内的氧化物厚度T2和诱导线外的氧化物厚度T1可以进行优化而形成连续带状多晶硅薄膜。在诱导线内更薄的氧化物使得此区域的非晶硅具有更高的镍浓度。所以当镍浓度达到使非晶硅晶化的阈值时，在此区域内的多晶硅晶化会早于诱导线外的部分，这时诱导线外非晶硅中镍的浓度低于MIC所需的阈值浓度。一旦在诱导线内的非晶硅晶化，横向晶化也将开始。其所消耗的镍将从诱导线外的氧化物区域扩散的镍得到连续补充，所以不需要从诱导线内的进行长程扩散补充。这意味着在诱导线内所需的镍浓度仅需启动MILC过程，这是比正常MILC要求所需低得多的阈值密度。换句话说，通过MMIC技术，可以降低MIC和MILC地区之间的镍浓度比，使整个多晶硅薄膜可以适用于TFT有源层，这意味着，MILC过程造成的玻璃基板收缩造成的不对准的问题可以被克服。
A：晶化过程比较
通过在纳米氧化硅罩层上预先设置诱导线可以得到宽度完全相同的CZD金属诱导多晶硅薄膜。晶化后，多晶硅层的所有区域都可以作为高性能薄膜晶体管(TFTs)的有源层，可以克服玻璃基板的收缩造成的对版错位问题。所有横向晶化区域具有精确的相同长度和宽度，所以晶化过程可以被精确的控制而且在590℃下退火时间小于1小时。图10分别展示了GGS和CZD技术在590℃氮气气氛下退火1小时的硅薄膜的光学显微镜照片。通过四甲基氢化铵对薄膜腐蚀，以便于更好的观察。图10展示了CZD薄膜全部晶化而GGS薄膜仍有大部分区域未晶化。
图11展示了在590℃退火条件下GGS和CZD技术对大面积衬底的晶化面积所占比例与晶化时间的关系。CZD技术晶化60分钟即可完成100％晶化，而GGS技术只完成50％晶化。
B：SIMS的镍残留分析
为了比较使用CZD法和金属横向诱导晶化法(MILC)晶化后多晶硅薄膜中残留的镍浓度，使用Tof-SIMS测量了在CZD和MILC所得多晶硅中镍的含量和分布。在CZD薄膜中的镍含量比在MILC薄膜中少2个数量级(图12(a))。图12(b)和(c)分别显示了在CZD和MILC所得多晶硅薄膜中残留镍的2维(2D)分布。在2维图中，用亮点标出镍和/或镍硅化物。在2维图像中的MILC多晶硅薄膜(图12(b)，两侧的亮柱是MI C区域，中间暗淡的线条是2个MILC区域对撞形成的晶界。这表明对撞晶界的镍含量要相对高一点，而MIC区域则很高。
在CZD多晶硅薄膜的2D图像中(图12(c))，与MILC薄膜中的MIC区域相似，在成核区域分布了更多的镍。但是横向金属诱导薄膜工艺中，MIC和MILC区域的多晶硅薄膜中镍残余金属的含量比要CZD多晶硅薄膜中的成核区域与横向晶化区域中含镍量力的比高很多。这意味着在CZD多晶硅中没有区域是含有高浓度的镍的。整个多晶硅薄膜都可以制作TFT的有源层。这意味着CZD多晶硅薄膜的镍浓度较低，均匀性较高。
3.6CZD TFT制造过程
以CZD多晶硅层制备典型的顶栅TFTS。CZD多晶硅薄膜以Freckle刻蚀液湿刻成有源硅岛，通过低压化学气相沉的方法(LPCVD)在425℃下沉积50纳米厚的低温氧化物(LTO)作为栅极绝缘层。形成栅电极，将硼以4×1015/Cm2计量离子注入源极和漏极。以LPCVD的方法沉积500nm的氧化物作为绝缘层并在栅极、源极和漏极区域上开电极接触孔。随后，溅射700纳米厚的含1％Si的铝光刻形成测试电极。在氢气与氮气的合成气体中420℃下烧结30分钟以形成良好的欧姆接触，同时活化掺杂物。图13展示的是P型CZD多晶硅TFT的横截面示意图。
3.7TFT有源通道位置的影响
为了研究CZD TFT的均匀性，设计了5种设计布局，其中CZD的MIC晶核区域和MILC/MILC晶界(LLGB)分别位于TFT的源极、漏极和沟道区等不同区域。对它们做如下描述，如图14，其中(A)成核区域位于沟道区中间，同时LLGB位于源极和漏极(S/D)节点外；(B)MI C晶核区域在源极或漏极(S/D)节点外而LLGBs位于沟道区中间；(C)MIC晶核区域不是在源极就是在漏极节点处重叠而MILC/MILC晶界位于源极和漏极节点区域外；(D)MIC晶核区域位于源极或漏极节点外而MILC/MILC晶界区域不是在源极就是在漏极节点处重叠；(E)MIC晶核区域和LLGBs区域在源极或漏极节点和有源沟道区域外。其中，所有TFT的W/L尺寸可以为30μm/10μm，并且成核区域宽度约为2μm。
CZD多晶硅TFT的电学性能通过HP4156型半导体参数分析仪测量。阈值电压(Vth)被定义为在Vds＝-0.1V时可以产成Id＝W/L×10-8A时的Vg。场效应迁移率(μFE)在低漏电压时通过
Figure BSA00000608964100131
给出。
W和L为沟道区的宽度和长度，gm为跨导，Cox为栅极栅绝缘层上的单位电容，Vds为源极和漏极间电压，报告中给出的场效应迁移率的最大测量值。表1列出了重要参数更为详细的比较。为了更好的研究，每种型号TFTS测量3个，以1、2、3作为其编号。
表15种不同位置CZD TFTs的阈值电压(Vth)，亚阈值斜率(Ssub)，场效应迁移率(μFE)和栅极感应漏极漏电(GIDL)
Figure BSA00000608964100132
Figure BSA00000608964100141
通过以上的比较，发现TFTS的参数基本相同。E型号的TFT的电学性能稍好，具有更均匀的阈值电压VTH、亚阈摆幅S、场效应迁移率，而且在高Vds时具有更低的漏电流。这是因为既没有MIC晶核区域也没有LLGBS在沟道层和S/D节点处。E型TFT具有更低的漏电流表明在其区域内的镍残留较低而且缺陷也较少。A型TFT成核区域位于沟道层中间而且LLGBS在源极和漏极节点外性能相较E型TFT并没有很明显的下降，这就间接证明了成核晶化区与横向晶化区的结晶质量一样好。B型TFT的LLGBs位于沟道层中间而MIC晶核区域位于源极或漏极节点外具有大于等于0.473V/dec的亚阈摆幅(S)，高于E型TFT的-0.436V/dec。这说明相邻的晶核区域所形成的对撞晶界LLGBs相较于CZD多晶硅薄膜的其它区域具有更大缺陷密度，这对于所有较好晶粒组成的多晶硅薄膜是很难避开的。
图15展示了Ion，Ioff，和GIDL对于P型沟道CZD，GGS(碟状/大晶粒)和絮状(小晶粒)MIC TFTs的统计分布。分布上显示对于GIDL和Ioff，CZD TFTS稍好于GGS TFTS，也就是说CZD-TFTs的Ioff和GIDL的均匀性更好。
图16展示了Vth和S对于P型沟道CZD，GGS(碟状/大晶粒)和絮状(小晶粒)MIC TFTs的统计分布。分布上显示对于Vth和S，CZD TFTS稍好于GGS TFTS，也就是说CZD-TFTs的Vth和S均匀性更好。图17展示了场效应迁移率(μFE)对于P型沟道CZD，GGS(碟状/大晶粒)和絮状(小晶粒)MIC TFTs的统计分布。结果显示CZD-TFTs相较GGS-TFTs的场效应迁移率稍低但是具有更好的均匀性。
通过以上所有的统计结果，我们可以发现，所有对比参数对于絮状(小晶粒)MIC TFTs具有更均匀的分布在三中多晶硅TFTs中，但是其性能参数低于CZD和GGS TFTs。
图18(a)和图18(b)分别显示了分布在4英寸晶片上CZD TFTS的阈值电压和场效应迁移率的直方图，W/L＝30μm/2×5μm。阈值电压Vth的平均值和标准偏差分别为-3.72V何0.143V，场效应迁移率μFE的平均值和标准偏差分别为56.15cm2/Vs和4.59cm2/Vs。
最后应说明的是，以上实施例仅用以描述本发明的技术方案而不是对本技术方法进行限制，本发明在应用上可以延伸为其他的修改、变化、应用和实施例，并且因此认为所有这样的修改、变化、应用、实施例都在本发明的精神和教导范围内。

Claims (8)

1.一种掩膜金属诱导晶化的多晶硅薄膜晶体管的制备方法，包括：
连续横向区域的多晶硅薄膜去除镍硅氧化物、纳米二氧化硅层和化学氧化层，以Freckl e刻蚀液湿刻成有源硅岛，通过低压化学气相沉的方法在425℃下沉积50纳米厚的低温氧化物作为栅极绝缘层；
形成栅电极，将硼以4×1015/cm2计量离子注入源极和漏极；
以LPCVD的方法沉积500nm的氧化物作为绝缘层并在栅极、源极和漏极区域上开电极接触孔；
溅射700纳米厚的含1％Si的铝光刻形成测试电极，在氢气与氮气的合成气体中420℃下烧结30分钟以形成良好的欧姆接触，同时活化掺杂物。
2.根据权利要求1所述的方法，其中，MIC晶核区域位于沟道区中间，同时MILC/MILC晶界位于源极和漏极节点外；或者MIC晶核区域在源极或漏极节点外而MILC/MILC晶界位于沟道区中间；或者MIC晶核区域在源极或漏极节点处重叠而MILC/MILC晶界位于源极和漏极节点区域外；或者MIC晶核区域位于源极或漏极节点外而MILC/MILC晶界区域在源极或在漏极节点处重叠；或者MIC晶核区域和MILC/MILC晶界区域在源极或漏极节点和有源沟道区域外。
3.根据权利要求1所述的方法，其中，多晶硅薄膜晶体管的W/L尺寸为30μm/10μm，成核区域宽度约为2μm。
4.根据权利要求1所述的方法，其中，所述连续横向区域的多晶硅薄膜包括：
玻璃衬底，
位于玻璃衬底上的硅氧化物，
位于硅氧化物上面的全部晶化的多晶硅层，
位于多晶硅层上的纳米二氧化硅层；
纳米二氧化硅层上蚀刻出多个诱导窗口，多个诱导窗口上涂布化学氧化层；该纳米二氧化硅层和化学氧化层上溅射布置镍硅氧化物层。
5.根据权利要求4所述的方法，其中，所述硅氧化物为二氧化硅，其厚度为300nm；多晶硅层的厚度为45nm，纳米二氧化硅层的厚度为4nm，化学氧化层的厚度为1-2nm。
6.根据权利要求4所述的方法，其中，纳米二氧化硅层的厚度为3纳米、4纳米、5纳米或者6纳米；诱导窗口的宽度分别为1微米、3微米或者1-3微米中的一个，多晶硅层形成连续的带状结构。
7.根据权利要求4所述的方法，其中，镍硅氧化物厚度分别为7埃、10埃、14埃或者这三者之间的一个厚度。
8.根据权利要求4所述的方法，其中，连续的带状结构中的镍浓度低。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103151388B (zh) * 2013-03-05 2015-11-11 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板
CN103235439B (zh) * 2013-04-08 2015-08-12 北京京东方光电科技有限公司 一种对盒基板及制备方法、触摸屏、显示装置
CN104282546A (zh) * 2013-07-08 2015-01-14 上海和辉光电有限公司 一种提高多晶硅层均匀性的方法
CN103700688B (zh) * 2013-12-23 2016-03-30 京东方科技集团股份有限公司 彩膜基板及其制作方法、显示装置
CN103700698B (zh) 2013-12-30 2016-06-15 北京京东方光电科技有限公司 一种薄膜晶体管的制备方法、薄膜晶体管及显示面板
CN104241395B (zh) * 2014-09-10 2017-02-15 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板、以及显示装置
US9793361B2 (en) 2014-09-10 2017-10-17 Boe Technology Group Co., Ltd. Thin film transistor, array substrate and display device
CN105514023B (zh) * 2014-09-22 2018-07-24 上海和辉光电有限公司 一种接触孔界面处理方法
CN104505340B (zh) * 2014-11-28 2017-12-26 信利（惠州）智能显示有限公司 一种低温多晶硅薄膜的制备方法
CN106033707A (zh) * 2015-03-10 2016-10-19 上海和辉光电有限公司 一种多晶硅膜制备方法
CN105575974B (zh) * 2015-12-14 2018-08-14 深圳市华星光电技术有限公司 低温多晶硅tft背板的制作方法
CN106298802B (zh) * 2016-08-16 2019-05-07 武汉华星光电技术有限公司 一种ltps阵列基板及制造方法、显示面板
CN106328506B (zh) * 2016-08-31 2020-04-10 上海华力微电子有限公司 降低离子注入层光刻胶剥离风险的方法
CN106601873B (zh) * 2016-12-16 2018-06-29 苏州腾晖光伏技术有限公司 一种用于czts薄膜的旋涂装置及制备czts电池的方法
RU2747443C2 (ru) * 2017-01-04 2021-05-05 Ших-Сиэнь ТСЭН Пиксельная блочная структура и способ ее изготовления
CN106876479B (zh) * 2017-04-19 2020-03-06 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板及其制备方法、显示面板
CN109742028B (zh) * 2018-12-25 2021-04-02 惠科股份有限公司 一种薄膜晶体管的制作方法、薄膜晶体管和显示面板
DE102019100312A1 (de) * 2019-01-08 2020-07-09 Parcan NanoTech Co. Ltd. Substrat für eine kontrollierte lonenimplantation und Verfahren zur Herstellung eines Substrats für eine kontrollierte lonenimplantation
CN112736087B (zh) * 2019-10-10 2024-03-05 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板及显示面板
CN110660869A (zh) * 2019-10-27 2020-01-07 南京飞芯电子科技有限公司 一种增强型场效应晶体管的形成方法
CN112563197B (zh) * 2020-11-24 2022-03-22 惠科股份有限公司 一种主动开关及其制作方法和显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040203218A1 (en) * 2002-11-04 2004-10-14 Binn Kim Methods for forming polycrystalline silicon layer and fabricating polycrystalline silicon thin film transistor
CN101086962A (zh) * 2006-03-13 2007-12-12 香港科技大学 非晶硅金属诱导晶化方法
CN101814438A (zh) * 2010-05-17 2010-08-25 广东中显科技有限公司 基于横向诱导晶化多晶硅薄膜的薄膜晶体管的制备方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5783047A (en) * 1980-11-10 1982-05-24 Matsushita Electric Ind Co Ltd Polycrystalline semiconductor resistor
TW520072U (en) * 1991-07-08 2003-02-01 Samsung Electronics Co Ltd A semiconductor device having a multi-layer metal contact
JPH06104438A (ja) * 1992-09-22 1994-04-15 Casio Comput Co Ltd 薄膜トランジスタ
JPH08139335A (ja) * 1994-11-14 1996-05-31 Casio Comput Co Ltd 薄膜トランジスタの製造方法
US6108058A (en) * 1997-04-30 2000-08-22 Tohoku Techno-Brains Corporation Field sequential Pi cell LCD with compensator
JPH11354800A (ja) * 1998-06-04 1999-12-24 Hitachi Ltd 薄膜トランジスタ及びその形成方法並びに液晶表示装置
JP4436469B2 (ja) * 1998-09-30 2010-03-24 三洋電機株式会社 半導体装置
JP2000133807A (ja) * 1998-10-22 2000-05-12 Seiko Epson Corp 多結晶シリコン薄膜トランジスタ
JP2000208771A (ja) * 1999-01-11 2000-07-28 Hitachi Ltd 半導体装置、液晶表示装置およびこれらの製造方法
TWI243432B (en) * 1999-10-29 2005-11-11 Hitachi Ltd Semiconductor device, method of making the same and liquid crystal display device
JP3873811B2 (ja) * 2002-05-15 2007-01-31 日本電気株式会社 半導体装置の製造方法
KR100577795B1 (ko) * 2003-12-30 2006-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘막 형성방법
TWI266427B (en) * 2004-06-01 2006-11-11 Yamanashi Tlo Co Ltd Field-effect transistor and method of manufacturing same
TWI241027B (en) * 2004-09-30 2005-10-01 Ind Tech Res Inst Method of preparing electronic device
US8088676B2 (en) * 2005-04-28 2012-01-03 The Hong Kong University Of Science And Technology Metal-induced crystallization of amorphous silicon, polycrystalline silicon thin films produced thereby and thin film transistors produced therefrom
CN100592174C (zh) * 2005-05-21 2010-02-24 香港科技大学 一种透反式液晶器件及其制备方法
WO2009000136A1 (en) * 2007-06-22 2008-12-31 The Hong Kong University Of Science And Technology Polycrystalline silicon thin film transistors with bridged-grain structures
JP5295529B2 (ja) * 2007-08-13 2013-09-18 株式会社ジャパンディスプレイ 半導体装置
CN101834138A (zh) * 2010-02-09 2010-09-15 广东中显科技有限公司 一种晶化薄膜的晶体管器件的制备方法
CN101834211A (zh) * 2010-02-09 2010-09-15 广东中显科技有限公司 一种基于金属诱导的多晶硅薄膜
CN101853784B (zh) * 2010-05-17 2012-07-04 广东中显科技有限公司 一种横向诱导晶化低温多晶硅薄膜的方法
CN101819999A (zh) * 2010-05-17 2010-09-01 广东中显科技有限公司 一种用于横向诱导晶化低温多晶硅薄膜的多层膜结构
CN102129962A (zh) * 2010-10-28 2011-07-20 广东中显科技有限公司 一种可调控的金属诱导多晶硅薄膜制造方法
CN102082098A (zh) * 2010-12-15 2011-06-01 四川虹视显示技术有限公司 生产低温多晶硅薄膜晶体管的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040203218A1 (en) * 2002-11-04 2004-10-14 Binn Kim Methods for forming polycrystalline silicon layer and fabricating polycrystalline silicon thin film transistor
CN101086962A (zh) * 2006-03-13 2007-12-12 香港科技大学 非晶硅金属诱导晶化方法
CN101814438A (zh) * 2010-05-17 2010-08-25 广东中显科技有限公司 基于横向诱导晶化多晶硅薄膜的薄膜晶体管的制备方法

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