CN102931086A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件的制造方法，包括：提供一个半导体衬底，在所述半导体衬底上形成牺牲栅极结构；在所述牺牲栅极结构的两侧形成源/漏区；蚀刻去除所述牺牲栅极结构以及部分硅层，以于所述半导体衬底中形成一凹槽；在所述凹槽中依次形成一SiC/SiGe层和一硅层；执行离子注入工艺，以调节沟道的界面稳定性和阈值电压；在所述半导体衬底上形成栅极结构。根据本发明的方法，可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求；同时，可以有效地降低晶体管的源/漏结电容，可显著提高器件的特性。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种采用最后栅工艺（gate last）来提高沟道迁移率和界面稳定性的方法。
背景技术
随着半导体器件的尺寸的减小，尤其是当器件尺寸下降到32纳米以下时，对于晶体管制造工艺来说载流子迁移率的提高变得越来越难。为了提高N/PMOS晶体管的驱动电流的嵌入式SiC/SiGe-S/D技术已经有所报道。该技术是在将要形成源/漏极的半导体衬底中形成凹槽，然后在所述凹槽中外延生长SiC/SiGe层，利用该SiC/SiGe层对晶体管的沟道施加应力，以提高载流子的迁移率。然而，采用上述技术的晶体管的栅极长度大多长于30纳米，因为在形成用于提高沟道中载流子的迁移率的嵌入式SiC/SiGe-S/D时，掺杂的杂质，例如硼，会向沟道区域扩散进而降低阈值电压的反转特性。为了克服上述技术问题，已经进行了很多努力，例如调整上述嵌入式SiC/SiGe-S/D中的C/Ge的比例等，但是仍然难以取得提高应力与控制漏极感应势垒降低（DIBL）之间的平衡。
同时，随着半导体器件的尺寸的减小，更低的漏电流消耗成为低功率系统性能的关键参数。为了满足器件尺寸减小的需求，超浅的源/漏结深度技术被用来抑制短沟道效应，例如漏极感应势垒降低（DIBL）以及击穿。然而，由于在执行源/漏注入时产生的末端损伤（EOR）以及陡峭的结剖面使得上述超浅结（USJ）易于形成更大的结电容和结泄露，这对于低功率器件的消费者，尤其是高压晶体管器件的消费者来说，是一个非常严重的问题。有许多因素造成了负载电容的增加，在这些因素中，尤其是对NMOS器件来说，晶体管的源/漏结电容是最关键的因素。
目前，优化了的注入能量和注入剂量被用来抑制上述结电容和结泄露的增加。然而，单一的减小注入的能量和剂量有时仍然不能满足器件性能的需要，同时可能会产生多晶硅栅极穿透的问题。虽然其它的一些方法可以试着用来解决这一问题，但这需要很大的产品预算。
因此，需要开发一种在提高沟道迁移率和界面稳定性的同时，晶体管的短沟道效应和阈值电压的波动也能被有效控制的半导体器件的制造方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供了一种新型的CMOS结构以及工艺，在提高沟道迁移率和界面稳定性的同时，晶体管的短沟道效应和阈值电压的波动可以被有效地控制。
一种半导体器件的制造方法，包括：
提供一个半导体衬底，在所述半导体衬底上形成牺牲栅极结构；在所述牺牲栅极结构的两侧形成源/漏区；蚀刻去除所述牺牲栅极结构以及部分硅层，以于所述半导体衬底中形成一凹槽；在所述凹槽中依次形成一SiC/SiGe层和一硅层；执行离子注入工艺，以调节沟道的界面稳定性和阈值电压；在所述半导体衬底上形成栅极结构。
进一步，采用外延沉积工艺形成所述SiC/SiGe层和硅层。 
进一步，所述凹槽的深度为30-100纳米。所述SiC/SiGe层的厚度为20-90纳米。所述SiC/SiGe层上的所述硅层的厚度为10-40纳米。
进一步，所述牺牲栅极结构包括栅极介电层和多晶硅栅极。所述栅极介电层包括氧化硅。
进一步，所述栅极结构包括栅极介电层和金属栅极。所述栅极介电层为高k介电材料层。
进一步，所述SiGe层为Si1-xGex，其中0<x<25%。
进一步，所述凹槽中形成所述SiC/SiGe层的步骤包括：在所述凹槽中沉积SiC/SiGe层直至其厚度大于等于所述凹槽的深度为止，然后回蚀刻所述SiC/SiGe层，以形成另一凹槽。
进一步，所述半导体衬底具有<110>或<100>晶向。
进一步，还包括：在所述牺牲栅极结构的两侧形成源/漏区之后在所述半导体衬底上形成接触蚀刻停止层，接着，进行一化学机械研磨工艺以去除所述牺牲栅极结构顶部的该接触蚀刻停止层的步骤。
根据本发明的方法，通过将调节阈值电压的离子注入工艺移到源/漏极的离子注入和退火工艺之后，源/漏结处的掺杂浓度显著地减少了，通过阱的掺杂剂量抑制的位于源/漏结下方的源/漏结电容也减小了，因此可以有效地降低晶体管的源/漏结电容。同时，在栅极蚀刻工序之后进行上述调节阈值电压的离子注入工序，可以有效地减少栅极氧化物的损伤。一方面，源/漏结电容的减小直接导致器件功率消耗的减少和运行速度的增加，另一发面，随着所述源/漏结电容的减小，结泄露电流也会相应减小，这会进一步减少功率的消耗。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F为根据本发明示例性实施例的方法形成PMOS器件的各步骤的示意性剖面图；
图2为根据本发明示例性实施例的方法形成PMOS器件的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何形成CMOS器件的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，以PMOS器件为例，参照图1A-图1F和图2来描述根据本发明示例性实施例的方法形成PMOS器件的详细步骤。
参照图1A-图1F，其中示出了根据本发明示例性实施例的方法形成PMOS器件的各步骤的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。所述单晶硅衬底可以具有<110>、<100>或其它各种晶向。在所述半导体衬底100中还可以形成有浅沟槽隔离101、埋层（图中未示出）等。此外，对于PMOS晶体管而言，所述半导体衬底100中还可以形成有N阱（图中未示出）。
接着，在所述半导体衬底上形成牺牲栅极结构102，作为一个示例，所述牺牲栅极结构可包括依次层叠的栅极介电层103、牺牲栅极材料层104。栅极介电层103可包括氧化物，如，二氧化硅（SiO2）层，这里采用热氧化工艺形成所述栅极介电层。牺牲栅极材料层104可包括多晶硅层。接着，在所述半导体衬底中通过离子注入和退火工艺形成LDD区105和袋形注入区106。接着，在所述栅极结构两侧形成间隙壁结构107。其中，所述间隙壁结构107可以包括至少一层氧化物层和/或至少一层氮化物层。接着，在所述半导体衬底中通过离子注入和退火工艺形成源/漏极区108。需要说明的是形成上述LDD区105、袋形注入区106、间隙壁结构107和源/漏极区108的工艺都是本领域公知的技术，在这里不一一赘述。
接着，如图1B所示，在所述半导体衬底上形成接触蚀刻停止层（CESL）109，该接触蚀刻停止层可由氮化硅、氮氧化硅、碳化硅或其它适合的材料形成。基于之后要进行的蚀刻工艺的蚀刻选择率，接触蚀刻停止层的组成可被选择。通常该接触蚀刻停止层的厚度为150-500埃，可借由CVD等常规工艺形成。还可以在该接触蚀刻停止层上形成层间介电层（ILD）。接着，进行一化学机械研磨工艺（CMP）以去除所述栅极结构顶部的该接触蚀刻停止层，以露出该牺牲栅极材料层104。
接着，如图1C所示，进行一干蚀刻工艺，以去除所述牺牲栅极材料层104、牺牲栅极材料层104下部的栅极介电层103以及半导体衬底中的部分硅层，以于半导体衬底中形成一凹槽110。可以采用本领域常用的各向同性的干蚀刻工艺来进行所述干蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述凹槽110的最终深度为30-100纳米。
接着，如图1D所示，在上述凹槽110中沉积SiGe层111，以形成一掩埋的SiGe沟道，所述SiGe层可以表示为Si1-xGex，其中0<x<25%。这里采用外延沉积技术，形成所述SiGe层，沉积的SiGe层的最终厚度大于等于所述凹槽的深度。回蚀刻所述SiGe层，以形成一凹槽，所述回蚀刻直到所述SiGe层的厚度为20-90纳米时停止。接着，在所述凹槽中沉积硅层112，这里采用外延沉积技术形成所述硅层，所述硅层的厚度为10-40纳米。所述外延沉积工艺可以采用低压化学气相沉积（LPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）和分子束外延（MBE）中的一种。
接着，如图1E所示，通过离子注入工艺来提高沟道的界面稳定性以及调节所述沟道的阈值电压。其中，可以通过注入碳/氟来提高所述沟道的稳定性，对于PMOS来说可以通过注入少量的硼来调节所述沟道的阈值电压。
接着，如图1F所示，在所述半导体衬底上形成栅极介电层113和栅极114。栅极介电层113可包括氧化物，如，二氧化硅（SiO2）层，或其它的具有高k的介电材料。所述高K介电材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。栅极介电层的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，栅极介电层的厚度为15到60埃。栅极114可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氮化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。这里优选所述栅极为金属栅极。
接着进行金属硅化物制作、接触孔制作等后续制作工艺以完成整个PMOS器件的制作，所述后续工艺与传统的CMOS器件加工工艺完全相同。
根据本发明的方法，通过将调节阈值电压的离子注入工艺移到源/漏极的离子注入和退火工艺之后，源/漏结处的掺杂浓度显著地减少了，通过阱的掺杂剂量抑制的位于源/漏结下方的源/漏结电容也减小了，因此可以有效地降低晶体管的源/漏结电容。同时，在栅极蚀刻工序之后进行上述调节阈值电压的离子注入工序，可以有效地减少栅极氧化物的损伤。一方面，源/漏结电容的减小直接导致器件功率消耗的减少和运行速度的增加，另一发面，随着所述源/漏结电容的减小，结泄露电流也会相应减小，这会进一步减少功率的消耗。
通过采用本发明的方法，可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求；同时，也可以采用嵌入式的SiC作为源/漏极，可以克服硼的扩散降低阈值电压的反转特性的技术问题。同时，利用具有高空穴迁移特性的SiGe作为栅极下的沟道，可在提高载流子的迁移率的同时，而不会造成漏极感应势垒的降低。因此，可显著提高PMOS晶体管器件的特性。
参照图2，其中示出了根据本发明示例性实施例的方法形成PMOS器件的流程图，用于简要示出整个方法的流程。
在步骤201中，提供一个半导体衬底，在所述半导体衬底上形成牺牲栅极结构； 
在步骤202中，在所述牺牲栅极结构的两侧形成源/漏区；
在步骤203中，蚀刻去除所述牺牲栅极结构以及部分硅层，以于所述半导体衬底中形成一凹槽； 
在步骤204中，在所述凹槽中依次形成一SiC/SiGe层和一硅层；
在步骤205中，执行离子注入工艺，以调节沟道的界面稳定性和阈值电压；
在步骤206中，在所述半导体衬底上形成栅极结构。
上述图1A-图1F和图2详细描述了根据本发明示例性实施例的方法形成PMOS器件的详细步骤，对于NMOS器件的制作工艺来说，只需将上述掩埋SiGe层替换为SiC层，以及掺杂的杂质类型由N型改为P型，P型改为N型即可，其它步骤与制造PMOS器件的步骤基本相同。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种半导体器件的制造方法，包括：
提供一个半导体衬底，在所述半导体衬底上形成牺牲栅极结构；
在所述牺牲栅极结构的两侧形成源/漏区；
蚀刻去除所述牺牲栅极结构以及部分硅层，以于所述半导体衬底中形成一凹槽；
在所述凹槽中依次形成一SiC/SiGe层和一硅层；
执行离子注入工艺，以调节沟道的界面稳定性和阈值电压；
在所述半导体衬底上形成栅极结构。
2.根据权利要求1所述的方法，其特征在于，采用外延沉积工艺形成所述SiC/SiGe层和所述硅层。
3. 根据权利要求1所述的方法，其特征在于，所述凹槽的深度为30-100纳米。
4.根据权利要求1所述的方法，其特征在于，所述SiC/SiGe层的厚度为20-90纳米。
5.根据权利要求1所述的方法，其特征在于，所述SiC/SiGe层上的所述硅层的厚度为10-40纳米。
6.根据权利要求1所述的方法，其特征在于，所述牺牲栅极结构包括栅极介电层和多晶硅栅极。
7.根据权利要求6所述的方法，其特征在于，所述栅极介电层包括氧化硅。
8.根据权利要求1所述的方法，其特征在于，所述栅极结构包括栅极介电层和金属栅极。
9.根据权利要求8所述的方法，其特征在于，所述栅极介电层为高k介电材料层。
10.根据权利要求1所述的方法，其特征在于，所述SiGe层为Si1-xGex，其中0<x<25%。
11.根据权利要求1所述的方法，其特征在于，在所述凹槽中形成所述SiC/SiGe层的步骤包括：在所述凹槽中沉积SiC/SiGe层直至其厚度大于等于所述凹槽的深度为止，然后回蚀刻所述SiC/SiGe层，以形成另一凹槽。
12.根据权利要求1所述的方法，其特征在于，所述半导体衬底具有<110>或<100>晶向。
13.根据权利要求1所述的方法，其特征在于，还包括：在所述牺牲栅极结构的两侧形成源/漏区之后在所述半导体衬底上形成接触蚀刻停止层，接着，进行一化学机械研磨工艺以去除所述牺牲栅极结构顶部的该接触蚀刻停止层的步骤。
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