CN102915922A - 一种制作半导体器件的方法 - Google Patents

一种制作半导体器件的方法 Download PDF

Info

Publication number
CN102915922A
CN102915922A CN2011102203473A CN201110220347A CN102915922A CN 102915922 A CN102915922 A CN 102915922A CN 2011102203473 A CN2011102203473 A CN 2011102203473A CN 201110220347 A CN201110220347 A CN 201110220347A CN 102915922 A CN102915922 A CN 102915922A
Authority
CN
China
Prior art keywords
inert gas
methane
photoresist
pretreated
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011102203473A
Other languages
English (en)
Other versions
CN102915922B (zh
Inventor
胡敏达
王冬江
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Beijing Corp
Priority to CN201110220347.3A priority Critical patent/CN102915922B/zh
Priority to US13/310,365 priority patent/US8664122B2/en
Publication of CN102915922A publication Critical patent/CN102915922A/zh
Application granted granted Critical
Publication of CN102915922B publication Critical patent/CN102915922B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

本发明公开了一种制作半导体器件的方法。本发明中，在衬底上形成光致抗蚀剂掩模之后，对光致抗蚀剂进行等离子体预处理，然后再进行刻蚀。通过等离子体预处理，能够改善光致抗蚀剂的线条状图案的线宽粗糙度，从而能够在后续的刻蚀步骤中在衬底上形成更加优异的线条状图案。

Description

一种制作半导体器件的方法
技术领域
本发明涉及一种制作半导体器件的方法，具体来说，涉及一种能够在衬底上形成线条状图案的制作半导体器件的方法。
背景技术
随着半导体技术的不断发展和关键尺寸的不断减小，以例如氮化钛TiN为代表的硬掩模技术逐渐在后端制备工艺中成为主流。在硬掩模技术中，为了在衬底上形成图案化的硬掩模，通常采用如图1A-图1E所示的处理：
1)在衬底101上沉积TiN层102；
2)在TiN层上沉积底部抗反射涂层(Barc)(未示出)；
3)在Barc上涂覆光致抗蚀剂层；
4)对光致抗蚀剂层进行曝光和显影，形成图案化的光致抗蚀剂层103，从而使得一部分Barc暴露出来，如图1A所示；
5)使用Cl2和O2的混合气体对暴露出来的Barc进行反应离子刻蚀，以去除该部分Barc，从而露出下面的TiN；
6)使用CH4和Cl2的混合气体对露出来的TiN进行反应离子刻蚀，以去除该部分TiN；
7)去除衬底上的光致抗蚀剂，从而在衬底上形成图案化的TiN层104，如图1B所示。
然后，在图案化的硬掩模基础上，再次涂覆光致抗蚀剂层、进行曝光和显影，形成图案化的光致抗蚀剂层105，如图1C所示。
接下来，通过两步刻蚀在衬底上形成期望的沟槽。
第一步刻蚀以图1C所示的图案化的光致抗蚀剂为掩模对衬底进行刻蚀，形成通孔106，然后去除光致抗蚀剂层(如图1D所示)，接着继续以图案化的硬掩模为掩模对衬底进行刻蚀，最终在衬底上得到期望的沟槽107(如图1E所示)。
同时，随着关键尺寸的减小，光致抗蚀剂层的线宽粗糙度(LineWidth Roughness，LWR)对于与时间相关电介质击穿(Timedependent dielectric breakdown，TDDB)的性能的影响越来越大。
如图2所示，光致抗蚀剂的线宽粗糙度分为低频线宽粗糙度(L-LWR)和高频线宽粗糙度(H-LWR)。现有技术中，有人提出：在进行刻蚀之前通过CHF3对图案化的光致抗蚀剂进行预处理，从而改善光致抗蚀剂的高频线宽粗糙度。Engelmann也提出了一种利用C4F8/Ar对光致抗蚀剂表面进行等离子体处理的方法(Engelmann.S“Plasma-surface interactions of advanced photo-resists with C4F8/Ardischarges”，Journal of Vac Science&Technology B：2009)。
但是，因为基于氟的气体会腐蚀氮化钛等硬掩模，所以这些处理方法不能应用在具有硬掩模的工艺制程中。
因此，需要提出一种新的技术来解决上述现有技术中的任何问题。
发明内容
本发明的一个目的是提供一种制作半导体器件的方法，从而解决上述现有技术中的至少一个问题。
根据本发明的一个方面，提供了一种用于形成线条状图案的方法，包括：在衬底上形成图案化的光致抗蚀剂层；对所述光致抗蚀剂层进行等离子体预处理，以减小图案化的光致抗蚀剂层的线宽粗糙度；以及对衬底进行刻蚀，形成图案化的衬底。
根据本发明的另一个方面，提供了一种制作半导体器件的方法，包括：在衬底上形成图案化的光致抗蚀剂层；对所述光致抗蚀剂层进行等离子体预处理，以减小图案化的光致抗蚀剂层的线宽粗糙度；以及对衬底进行刻蚀，形成图案化的衬底。
优选地，等离子体预处理步骤包括：第一预处理，使用溴化氢和惰性气体的混合气体或者使用甲烷和惰性气体的混合气体对所述光致抗蚀剂层进行等离子体处理。
当进行第一预处理时：
优选地，所述第一预处理的气压为5-15mTorr，更优选地，第一预处理的气压为5-10mTorr。
优选地，第一预处理的时间为5-15秒，更优选地，第一预处理的时间为5-9秒。
优选地，当惰性气体为氦气时，所述溴化氢和氦气的分压比为3∶1至5∶1；当惰性气体为氩气时，所述溴化氢和氩气的分压比为5∶1至10∶1。
优选地，当惰性气体为氦气时，所述甲烷和氦气的分压比为2∶1至3∶1；当惰性气体为氩气时，所述甲烷和氩气的分压比为1∶1至2∶1。
优选地，在第一预处理中通过射频发生器在反应室中对混合气体进行电离，从而产生等离子体，射频发生器的射频功率范围优选为300W～900W，频率范围优选为10MHz-60MHz。
此外，优选地，等离子体预处理步骤包括：第二预处理，使用惰性气体和甲烷的混合气体对所述光致抗蚀剂层进行等离子体处理。
当进行第二预处理时：
优选地，当惰性气体为氩气时，所述氩气与甲烷的分压比为3∶1至8∶1；更优选地，当惰性气体为氩气时，所述氩气与甲烷的分压比为4∶1至5∶1。
优选地，惰性气体为氦气，所述氦气与甲烷的分压比为4∶1至10∶1；更优选地，惰性气体为氦气，所述氦气与甲烷的分压比为4∶1至6∶1。
优选地，第二预处理的气压为5-15mTorr；更优选地，第二预处理的气压为8-12mTorr。
优选地，第二预处理的温度为35-55℃；更优选地，第二预处理的温度为48-52℃。
优选地，第二预处理的时间为5-15s；更优选地，第二预处理的时间为8-10s。
优选地，在第二预处理中通过射频发生器在反应室中对混合气体进行电离，从而产生等离子体，射频发生器的射频功率范围优选为300W～900W，频率范围优选为10MHz-60MHz。
在本发明中，衬底可以选择例如覆盖有硬掩模(例如TiN等)的衬底，光致抗蚀剂层可以选择例如单层光致抗蚀剂或三层光致抗蚀剂。例如，三层光致抗蚀剂可以包括诸如低温氧化物LTO层、硅Si底部抗反射涂层和无定形碳层。
本发明的优点至少包括以下之一：在对衬底进行刻蚀之前，对形成于衬底上的光致抗蚀剂掩模进行等离子体预处理，改善光致抗蚀剂线条状图案的低频和/或高频线宽粗糙度。使用经过等离子体预处理的光致抗蚀剂掩模对衬底进行刻蚀，能够在衬底上得到具有更小线宽粗糙度的沟槽等图案，从而提高半导体器件的成品率、改进了半导体器件的性能参数，使得能够在更小的制程上得到半导体器件。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A-图1E是示出现有技术中使用硬掩模在衬底上形成沟槽的示图。
图2示出了光致抗蚀剂的高频线宽粗糙度和低频线宽粗糙度。
图3示出了根据本发明实施例的制备半导体器件的方法的流程图。
图4是示出一种示例性的等离子体刻蚀反应器的示意图。
图5示出了根据本发明的一个实施例的制备半导体器件的方法的流程图。
图6示出了根据本发明的一个实施例的制备半导体器件的方法的流程图。
图7示出了根据本发明的一个实施例的制备半导体器件的方法的流程图。
图8示出了根据本发明的一个实施例的制备半导体器件的方法的流程图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图3示出了根据本发明实施例的制备半导体器件的方法的流程图。
如图3所示，本发明的制备半导体器件的方法中，通过以下步骤形成线条状图案。
首先在衬底上形成图案化的光致抗蚀剂层(S301)。也就是说，在衬底上涂覆光致抗蚀剂，经过曝光、显影之后，形成图案化的光致抗蚀剂层。
这里的衬底可以是各种类型、具有各种结构的衬底，例如半导体衬底、覆盖有硬掩模(例如TiN)的半导体衬底等等。光致抗蚀剂可以选择各种类型和结构的光致抗蚀剂，例如单层光致抗蚀剂或三层光致抗蚀剂(例如，包括低温氧化物LTO层、硅Si底部抗反射涂层和无定形碳层)。
然后，对所述光致抗蚀剂层进行等离子体预处理。具体地说，把形成有图案化的光致抗蚀剂层的衬底放置到等离子体刻蚀机中，对光致抗蚀剂层进行等离子体预处理，从而改善光致抗蚀剂图案中的线条图案的线宽粗糙度。图4示出了一种示例性的等离子体刻蚀反应器，如图4所示，该等离子体刻蚀反应器为平行板型反应离子刻蚀(RIE)反应器，具体包括进气口405、接地电板(阳极)403、电源电极(阴极)401、射频RF发生器402。
在对光致抗蚀剂进行等离子体预处理时，把衬底404放置在阴极401上，使气体从进气口405进入反应室。在一定的压强和温度下，通过射频RF发生器402对阴极401施加预定的射频电压和射频功率，从而在阳极403和阴极401之间产生辉光放电。反应室中的气体被电离而产生等离子体，等离子体产生的带能粒子(轰击的正离子)在强电场下朝衬底表面加速，从而与衬底上的光致抗蚀剂发生作用，改善光致抗蚀剂的线条图案的线宽粗糙度。
上面只是简单地解释一下等离子刻蚀反应器的示例性结构。本领域技术人员根据本发明的描述应当清楚，可以使用各种类型的等离子刻蚀反应器来对衬底上的光致抗蚀剂进行等离子体预处理，而不限于图4的示例。
最后，以经过上述等离子体预处理的光致抗蚀剂作为掩模，对衬底进行刻蚀，形成图案化的衬底。经过上面的等离子体预处理，光致抗蚀剂的线条状图案的线宽粗糙度得到改善，所以刻蚀以后在衬底上得到的线条状图案的线宽粗糙度也得到改善。
下面，结合更多的实施例来进一步详细说明本发明。
图5示出了根据本发明的一个实施例的制作半导体器件的方法中，形成线条状图案的步骤的流程图。其中，图5的步骤S501和步骤S503与图3中的步骤S301和S303相似，本文将省略其相关描述。
步骤S502对应于图3中的步骤S302。也就是说，对光致抗蚀剂层的预处理采用第一等离子体预处理(即第一预处理)，从而改善光致抗蚀剂线条图案的低频线宽粗糙度(L-LWR)。该第一预处理的目的是通过反应室内的气体与光致抗蚀剂的反应，在光致抗蚀剂上形成有机膜。但是需要注意的是，如果反应消耗过多的光致抗蚀剂，可能会导致线条图案的宽度和高度等发生变化，因此更优选是气体与光致抗蚀剂的反应基本上不会消耗光致抗蚀剂。
根据上面的描述，在一个实施例中，可以在反应室中使用溴化氢(HBr)和惰性气体的混合气体，或者使用甲烷(CH4)和惰性气体的混合气体。
其中，惰性气体可以选择例如He、Ar等。
反应室内的混合气体压强优选控制在5-15毫托(mTorr)，更优选的压强为5-10mTorr。
其中，当使用HBr和He的混合气体时，HBr和He的分压比优选为例如3∶1至5∶1；当使用HBr和Ar的混合气体时，HBr和Ar的分压比优选为例如5∶1至10∶1。
当使用CH4和He的混合气体时，CH4和He的分压比优选为例如2∶1至3∶1；当使用CH4和Ar的混合气体时，CH4和Ar的分压比优选为例如1∶1至2∶1。
通常，在进行第一预处理时，反应室的温度保持在例如35-55℃，反应时间可以控制在例如5-15秒，更优选的反应时间为5-9秒。
本实施例中，反应室中射频RF发生器的射频功率范围优选为300W～900W，频率范围优选为10MHz-60MHz。
当然，应当理解，上面给出的气体成分、具体压强、分压比、温度、时间、功率和频率等参数都是作为示例。根据本发明的提示，本领域技术人员能够根据实际情况选择适当的参数。
经过上述的第一预处理之后，线条状图案的低频线宽粗糙度(L-LWR)从大概十几个nm降低到大概5nm～7nm。
图6示出了根据本发明的一个实施例的制作半导体器件的方法的流程图。其中，图6的步骤S601和步骤S603与图3中的步骤S301和S303相似，本文将省略其相关描述。
步骤S602对应于图3中的步骤S302。也就是说，对光致抗蚀剂层的预处理采用第二等离子体预处理(即第二预处理)，从而改善光致抗蚀剂线条图案的高频线宽粗糙度(H-LWR)。该第二预处理的目的是通过反应室内的等离子体对光致抗蚀剂的轰击，改善线条图案的高频线宽粗糙度。通常，反应室内的气体优选原子量较大、偏惰性的气体。
根据上面的描述，在一个实施例中，可以在反应室中使用甲烷(CH4)和惰性气体的混合气体。
其中，惰性气体可以选择例如He、Ar等。
反应室内的混合气体压强优选控制在5-15毫托(mTorr)，更优选的压强为8-12mTorr。
其中，当使用CH4和He的混合气体时，He和CH4的分压比优选为例如4∶1至10∶1，更优选的分压比为4∶1至6∶1；
当使用CH4和Ar的混合气体时，Ar和CH4的分压比优选为例如3∶1至8∶1，更优选的分压比为4∶1至5∶1。
通常，在进行第二预处理时，反应室的温度保持在例如35-55℃，优选的温度为48-52℃；反应时间可以控制在例如5-15秒，更优选的反应时间为8-10秒。
本实施例中，反应室中射频RF发生器的射频功率范围优选为300W～900W，频率范围优选为10MHz-60MHz。
当然，应当理解，上面给出的气体成分、具体压强、分压比、温度、时间等参数都是作为示例。根据本发明的提示，本领域技术人员能够根据实际情况选择适当的参数。
经过上述的第二预处理之后，线条状图案的高频线宽粗糙度(H-LWR)从大概十几个nm降低到大概5nm～7nm。
图7示出了根据本发明的一个实施例的制作半导体器件的方法的流程图。其中，图7的步骤S701和步骤S703与图3中的步骤S301和S303相似，本文将省略其相关描述。
图7中，对于光致抗蚀剂的等离子体预处理S702包括两个步骤：第一等离子体预处理S704和第二等离子体预处理S705。其中，步骤S704与图5中的步骤S502类似，步骤S705与图6中的步骤S602类似。为了节省篇幅，在这里就不再赘述。
图7所示的实施例中，通过对图案化的光致抗蚀剂先后进行第一等离子体预处理S704和第二等离子体预处理S705，既能够改善光致抗蚀剂线条图案的低频线宽粗糙度，又改善了其高频线宽粗糙度，从而能够得到更优良的光致抗蚀剂图案。
当然，本领域技术人员应当理解，第一等离子体预处理和第二等离子体预处理的顺序并不限于图7所示的方式。图8给出了本发明的又一个实施例的制作半导体器件的方法的流程图。其中，图8的步骤S801和步骤S803与图3中的步骤S301和S303相似，本文将省略其相关描述。
图8中，作为对光致抗蚀剂的线条状图案的等离子体预处理S802，同样包括第二等离子体预处理S804和第一等离子体预处理S805。图8与图7所示实施例之间的区别在于，图8所示的实施例中先对光致抗蚀剂的线条状图案进行第二等离子体预处理S804，然后再进行第一等离子体预处理S805。经过图8中步骤S802的处理，同样能够改善光致抗蚀剂的线条状图案的高频线宽粗糙度和低频线宽粗糙度。
上述图7和图8所示的方法中，把第一预处理和第二预处理结合起来，这样既可以改善低频线宽粗糙度，又可以改善高频线宽粗糙度，线条状图案在经过第一预处理和第二预处理之后，其线宽粗糙度(LWR)可以达到大约4nm。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (28)

1.一种制作半导体器件的方法，包括：
在衬底上形成图案化的光致抗蚀剂层，
对所述光致抗蚀剂层进行等离子体预处理，以减小图案化的光致抗蚀剂层的线宽粗糙度，以及
对衬底进行刻蚀，形成图案化的衬底。
2.根据权利要求1所述的方法，其中所述等离子体预处理步骤包括：
第一预处理，使用溴化氢和惰性气体的混合气体或者使用甲烷和惰性气体的混合气体对所述光致抗蚀剂层进行等离子体处理，
其中当在第一预处理中使用甲烷和惰性气体的混合气体对所述光致抗蚀剂层进行等离子体处理时，所述甲烷的分压大于或等于所述惰性气体的分压。
3.根据权利要求2所述的方法，其中所述第一预处理的气压为5-15mTorr。
4.根据权利要求2所述的方法，其中所述第一预处理的气压为5-10mTorr。
5.根据权利要求2所述的方法，其中所述第一预处理的温度为35-55℃。
6.根据权利要求2所述的方法，其中所述第一预处理的时间为5-15秒。
7.根据权利要求2所述的方法，其中所述第一预处理的时间为5-9秒。
8.根据权利要求2所述的方法，其中所述惰性气体为氦气，所述溴化氢和氦气的分压比为3∶1至5∶1。
9.根据权利要求2所述的方法，其中所述惰性气体为氩气，所述溴化氢和氩气的分压比为5∶1至10∶1。
10.根据权利要求2所述的方法，其中所述惰性气体为氦气，所述甲烷和氦气的分压比为2∶1至3∶1。
11.根据权利要求2所述的方法，其中所述惰性气体为氩气，所述甲烷和氩气的分压比为1∶1至2∶1。
12.根据权利要求2所述的方法，其中所述第一预处理中通过射频发生器产生等离子体，所述射频发生器的射频功率为300W～900W，频率为10MHz-60MHz。
13.根据权利要求1或2所述的方法，其中所述等离子体预处理步骤包括：
第二预处理，使用惰性气体和甲烷的混合气体对所述光致抗蚀剂层进行等离子体处理，其中所述惰性气体的分压大于所述甲烷的分压。
14.根据权利要求13所述的方法，其中所述惰性气体为氩气，所述氩气与甲烷的分压比为3∶1至8∶1。
15.根据权利要求13所述的方法，其中所述惰性气体为氩气，所述氩气与甲烷的分压比为4∶1至5∶1。
16.根据权利要求13所述的方法，其中所述惰性气体为氦气，所述氦气与甲烷的分压比为4∶1至10∶1。
17.根据权利要求13所述的方法，其中所述惰性气体为氦气，所述氦气与甲烷的分压比为4∶1至6∶1。
18.根据权利要求13所述的方法，其中所述第二预处理的气压为5-15mTorr。
19.根据权利要求13所述的方法，其中所述第二预处理的气压为8-12mTorr。
20.根据权利要求13所述的方法，其中所述第二预处理的温度为35-55℃。
21.根据权利要求13所述的方法，其中所述第二预处理的温度为48-52℃。
22.根据权利要求13所述的方法，其中所述第二预处理的时间为5-15s。
23.根据权利要求13所述的方法，其中所述第二预处理的时间为8-10s。
24.根据权利要求13所述的方法，其中所述第二预处理中通过射频发生器产生等离子体，所述射频发生器的射频功率为300W～900W，频率为10MHz-60MHz。
25.根据权利要求1所述的方法，其中所述衬底上覆盖有硬掩模。
26.根据权利要求25所述的方法，其中所述硬掩模为TiN。
27.根据权利要求1所述的方法，其中所述光致抗蚀剂层为单层光致抗蚀剂或三层光致抗蚀剂。
28.根据权利要求27所述的方法，其中所述三层光致抗蚀剂包括低温氧化物LTO层、硅Si底部抗反射涂层和无定形碳层。
CN201110220347.3A 2011-08-03 2011-08-03 一种制作半导体器件的方法 Active CN102915922B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201110220347.3A CN102915922B (zh) 2011-08-03 2011-08-03 一种制作半导体器件的方法
US13/310,365 US8664122B2 (en) 2011-08-03 2011-12-02 Method of fabricating a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110220347.3A CN102915922B (zh) 2011-08-03 2011-08-03 一种制作半导体器件的方法

Publications (2)

Publication Number Publication Date
CN102915922A true CN102915922A (zh) 2013-02-06
CN102915922B CN102915922B (zh) 2015-04-22

Family

ID=47614243

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110220347.3A Active CN102915922B (zh) 2011-08-03 2011-08-03 一种制作半导体器件的方法

Country Status (2)

Country Link
US (1) US8664122B2 (zh)
CN (1) CN102915922B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425228A (zh) * 2013-08-28 2015-03-18 中芯国际集成电路制造(上海)有限公司 多晶硅栅极的形成方法
CN104465333A (zh) * 2013-09-17 2015-03-25 中芯国际集成电路制造(上海)有限公司 光刻胶图形的形成方法、晶体管栅极的形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6063264B2 (ja) * 2012-09-13 2017-01-18 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
US8975189B2 (en) * 2012-09-14 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming fine patterns
US9418902B2 (en) 2013-10-10 2016-08-16 Globalfoundries Inc. Forming isolated fins from a substrate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1239818A (zh) * 1998-06-18 1999-12-29 世大积体电路股份有限公司 降低在蚀刻氮化物时产生微负载的方法
CN101465287A (zh) * 2008-12-31 2009-06-24 中微半导体设备(上海)有限公司 等离子体刻蚀方法
US20100015809A1 (en) * 2008-07-17 2010-01-21 Lam Research Corporation Organic line width roughness with h2 plasma treatment

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6811956B1 (en) * 2002-06-24 2004-11-02 Advanced Micro Devices, Inc. Line edge roughness reduction by plasma treatment before etch
US6746973B1 (en) * 2002-08-05 2004-06-08 Advanced Micro Devices, Inc. Effect of substrate surface treatment on 193 NM resist processing
US8329585B2 (en) * 2009-11-17 2012-12-11 Lam Research Corporation Method for reducing line width roughness with plasma pre-etch treatment on photoresist

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1239818A (zh) * 1998-06-18 1999-12-29 世大积体电路股份有限公司 降低在蚀刻氮化物时产生微负载的方法
US20100015809A1 (en) * 2008-07-17 2010-01-21 Lam Research Corporation Organic line width roughness with h2 plasma treatment
CN101465287A (zh) * 2008-12-31 2009-06-24 中微半导体设备(上海)有限公司 等离子体刻蚀方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425228A (zh) * 2013-08-28 2015-03-18 中芯国际集成电路制造(上海)有限公司 多晶硅栅极的形成方法
CN104425228B (zh) * 2013-08-28 2017-06-16 中芯国际集成电路制造(上海)有限公司 多晶硅栅极的形成方法
CN104465333A (zh) * 2013-09-17 2015-03-25 中芯国际集成电路制造(上海)有限公司 光刻胶图形的形成方法、晶体管栅极的形成方法
CN104465333B (zh) * 2013-09-17 2017-12-29 中芯国际集成电路制造(上海)有限公司 光刻胶图形的形成方法、晶体管栅极的形成方法

Also Published As

Publication number Publication date
US20130034960A1 (en) 2013-02-07
CN102915922B (zh) 2015-04-22
US8664122B2 (en) 2014-03-04

Similar Documents

Publication Publication Date Title
US10438797B2 (en) Method of quasi atomic layer etching
US20190189447A1 (en) Method for forming square spacers
CN103258729B (zh) 硅结构的制造和带有形貌控制的深硅蚀刻
KR20190049482A (ko) 스택 내에 피처들을 에칭하기 위한 방법
CN101779276B (zh) 掩模修整
KR20160044545A (ko) 하드마스크를 측면으로 트리밍하기 위한 방법
CN104037065A (zh) 使用氧化物垫片减小节距
TW200845185A (en) Plasma processing method
CN102915922B (zh) 一种制作半导体器件的方法
US20130267097A1 (en) Method and apparatus for forming features with plasma pre-etch treatment on photoresist
TW201735158A (zh) 混合式階梯蝕刻
KR20150006805A (ko) 플루오로카본 기반 종횡비 무관 에칭
US20210335624A1 (en) Method for etching an etch layer
TWI591719B (zh) 用於平滑側壁快速交替式蝕刻程序之受控氣體混合
Wang et al. Scaling of atomic layer etching of SiO2 in fluorocarbon plasmas: Transient etching and surface roughness
JP2010045264A (ja) 半導体装置の製造方法
TW201322328A (zh) 掩膜層的刻蝕方法、刻蝕裝置及層間介質層的刻蝕方法
JP2014107520A (ja) プラズマエッチング方法
KR101606377B1 (ko) 주입 포토레지스트를 위한 보호층
TWI598954B (zh) 具有受控擺動之蝕刻用方法
CN104658939B (zh) 用于自对准双构图技术的关键尺寸补偿方法
JP2018182315A (ja) パターン崩壊を防ぐためのエッチング後処理
JP5642427B2 (ja) プラズマ処理方法
US8906248B2 (en) Silicon on insulator etch
US10546756B2 (en) Method for generating vertical profiles in organic layer etches

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant