CN104425228B - 多晶硅栅极的形成方法 - Google Patents

多晶硅栅极的形成方法 Download PDF

Info

Publication number
CN104425228B
CN104425228B CN201310383307.XA CN201310383307A CN104425228B CN 104425228 B CN104425228 B CN 104425228B CN 201310383307 A CN201310383307 A CN 201310383307A CN 104425228 B CN104425228 B CN 104425228B
Authority
CN
China
Prior art keywords
layer
patterned
polysilicon
forming method
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310383307.XA
Other languages
English (en)
Other versions
CN104425228A (zh
Inventor
孟晓莹
王冬江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310383307.XA priority Critical patent/CN104425228B/zh
Publication of CN104425228A publication Critical patent/CN104425228A/zh
Application granted granted Critical
Publication of CN104425228B publication Critical patent/CN104425228B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种多晶硅栅极的形成方法，包括：提供衬底；在衬底上形成多晶硅层、及位于多晶硅层上的图形化掩模层；以图形化掩模层为掩模，对多晶硅层进行第一各向异性干法刻蚀，以去除部分厚度的多晶硅层，形成多晶硅栅极的上部；在加热条件下，利用含H2的气体进行第二各向异性干法刻蚀，以对多晶硅栅极上部的侧壁进行修整；第二各向异性干法刻蚀之后，对多晶硅层进行第三各向异性干法刻蚀，以去除部分厚度的多晶硅层下方的剩余多晶硅层，形成多晶硅栅极。利用该方法可以减小多晶硅栅极的线宽粗糙度。

Description

多晶硅栅极的形成方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种多晶硅栅极的形成方法。
背景技术
现有多晶硅栅极的形成方法包括：
如图1所示，提供衬底1，在衬底1上形成多晶硅层2、位于多晶硅层2上的底部抗反射层（Barc）3、及位于底部抗反射层3上的光刻胶层4；
如图2所示，对光刻胶层4（如图1所示）进行图形化，形成图形化的光刻胶层41，对底部抗反射层3（如图1所示）进行图形化，形成图形化的底部抗反射层31；
如图3所示，以图形化的光刻胶层41为掩模，对多晶硅层2（如图2所示）进行刻蚀，形成多晶硅栅极21。
然而，利用上述方法所形成的多晶硅栅极21的线宽粗糙度（Line WidthRoughness，简称LWR）较大，给半导体器件的性能带来了不良的影响。
发明内容
本发明要解决的问题是：多晶硅栅极的线宽粗糙度较大。
为解决上述问题，本发明提供了一种多晶硅栅极的形成方法，包括：
提供衬底；
在所述衬底上形成多晶硅层、及位于多晶硅层上的图形化掩模层；
以所述图形化掩模层为掩模，对所述多晶硅层进行第一各向异性干法刻蚀，以去除部分厚度的多晶硅层，形成多晶硅栅极的上部；
在加热条件下，利用含H2的气体进行第二各向异性干法刻蚀，以对所述多晶硅栅极上部的侧壁进行修整；
所述第二各向异性干法刻蚀之后，对所述多晶硅层进行第三各向异性干法刻蚀，以去除所述部分厚度的多晶硅层下方的剩余多晶硅层，形成多晶硅栅极。
可选地，所述加热条件为500至1500℃，所述第二各向异性干法刻蚀的工艺参数包括：H2的流量为500至2000sccm，压强为0.5atm至1.5atm，时间为2至10min。
可选地，所述部分厚度占多晶硅层总厚度的三分之一至二分之一。
可选地，所述图形化掩模层的形成方法包括：
在所述多晶硅层上形成底部抗反射层、及位于底部抗反射层上的光刻胶层；
对所述光刻胶层及底部抗反射层进行图形化，形成所述图形化掩模层。
可选地，所述图形化掩模层的形成方法包括：
在所述多晶硅层上形成硬掩模层、位于硬掩模层上的底部抗反射层、及位于底部抗反射层上的光刻胶层；
对所述光刻胶层及底部抗反射层进行图形化；
以图形化的光刻胶层为掩模，对所述硬掩模层进行刻蚀，形成所述图形化掩模层；
去除图形化的光刻胶层及底部抗反射层。
可选地，所述图形化掩模层的形成方法包括：
在所述多晶硅层上形成硬掩模层、位于硬掩模层上的无定型碳层、位于无定型碳层上的介电抗反射层、位于介电抗反射层上的底部抗反射层、及位于底部抗反射层上的光刻胶层；
对所述光刻胶层及底部抗反射层进行图形化；
以图形化的光刻胶层为掩模，对所述介电抗反射层进行图形化；
去除所述图形化的光刻胶层及底部抗反射层之后，以图形化的介电抗反射层为掩模，对所述无定型碳层进行图形化；
去除所述图形化的介电抗反射层之后，以图形化的无定型碳层为掩模，对所述硬掩模层进行图形化，形成所述图形化掩模层；
去除所述图形化的无定型碳层。
可选地，所述介电抗反射层的材料为氮氧化硅。
可选地，所述硬掩模层的材料为氮化硅、氧化硅或氮氧化硅。
可选地，所述第二各向异性干法刻蚀之后、第三各向异性干法刻蚀之前，还包括：去除所述图形化掩模层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案先形成多晶硅栅极的上部；然后，在加热条件下，利用含H2的气体进行各向异性干法刻蚀，以对多晶硅栅极上部的侧壁进行修整，修整后的多晶硅栅极上部的线宽粗糙度比修整前的多晶硅栅极上部的线宽粗糙度小；再以修整后的多晶硅栅极上部为掩模，形成多晶硅栅极的下部，由于修整后的多晶硅栅极上部的线宽粗糙度较小，因而在后续以多晶硅栅极的上部为掩模形成多晶硅栅极的下部时，所形成多晶硅栅极的下部的线宽粗糙度也较小，使得整个多晶硅栅极的线宽粗糙度也减小了。
进一步地，通过控制在利用含H2的气体进行各向异性干法刻蚀步骤中的工艺参数，可以调整多晶硅栅极的关键尺寸，使其符合设计要求值，而不至于因多晶硅栅极的关键尺寸不符合要求而使整个半导体器件报废，降低了制造成本。
附图说明
图1至图3是现有多晶硅栅极的形成方法中半导体器件在各个制作阶段的剖面结构示意图；
图4至图15是本发明的第一实施例中半导体器件在各个制作阶段的剖面结构示意图，其中，图12是修整前的多晶硅栅极上部的俯视图，图14是修整后的多晶硅栅极上部的俯视图。
具体实施方式
造成现有多晶硅栅极线宽粗糙度较大的原因为：由于多种因素的影响，作为掩模的图形化的光刻胶层的线宽粗糙度较大，导致后续以图形化的光刻胶层为掩模进行图形转印时，所形成多晶硅栅极的线宽粗糙度也较大。
为了解决现有多晶硅栅极线宽粗糙度较大的问题，本发明提供了一种改进的多晶硅栅极的形成方法，该方法先形成多晶硅栅极的上部；然后，在加热条件下、利用含H2的气体进行各向异性干法刻蚀，以对多晶硅栅极上部的侧壁进行修整，修整后的多晶硅栅极上部的线宽粗糙度比修整前的多晶硅栅极上部的线宽粗糙度小；再以修整后的多晶硅栅极上部为掩模，形成多晶硅栅极的下部，由于修整后的多晶硅栅极上部的线宽粗糙度较小，因而在后续以多晶硅栅极的上部为掩模形成多晶硅栅极的下部时，所形成多晶硅栅极的下部的线宽粗糙度也较小，使得整个多晶硅栅极的线宽粗糙度也减小了。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
如图4所示，提供衬底100，在衬底100上形成多晶硅层110。
衬底100可以为硅衬底、硅锗衬底、镓砷等常用的衬底。多晶硅层110的形成方法可以为化学气相沉积、原子层沉积等常用的沉积方法。多晶硅层110的总厚度为h1。
然后，在多晶硅层上形成图形化掩模层。
在本实施例中，所述图形化掩模层的形成方法包括：
如图5所示，在多晶硅层110上形成硬掩模层120、位于硬掩模层120上的无定型碳层（amorphous carbon）130、位于无定型碳层130上的介电抗反射层（Darc）140、位于介电抗反射层140上的底部抗反射层（Barc）150、及位于底部抗反射层150上的光刻胶层160；
如图6所示，对光刻胶层160及底部抗反射层150（如图5所示）进行图形化，形成图形化的光刻胶层161及图形化的底部抗反射层151；
如图7所示，以图形化的光刻胶层161为掩模，对介电抗反射层140（如图6所示）进行图形化，形成图形化的介电抗反射层141，在此步骤中，通过选择介电抗反射层140的材料，可以提高介电抗反射层140与图形化的光刻胶层161之间的刻蚀选择比，使得图形化的光刻胶层161的厚度可以减小；
如图8所示，去除图形化的光刻胶层161及图形化的底部抗反射层151（如图7所示）之后，以图形化的介电抗反射层141为掩模，对无定型碳层130（如图7所示）进行图形化，形成图形化的无定型碳层131，在此步骤中，通过选择图形化的介电抗反射层141的材料，可以提高无定型碳层130与图形化的介电抗反射层141之间的刻蚀选择比，使得图形化的介电抗反射层141的厚度可以减小；
如图9所示，去除图形化的介电抗反射层141（如图8所示）之后，以图形化的无定型碳层131为掩模，对硬掩模层120（如图8所示）进行图形化，形成图形化掩模层121，在此步骤中，通过选择硬掩模层120的材料，可以提高硬掩模层120与图形化的无定型碳层131之间的刻蚀选择比，使得图形化的无定型碳层131的厚度可以减小；
如图10所示，去除图形化的无定型碳层131（如图9所示）。
在具体实施例中，如图6所示，当介电抗反射层140的材料为氮氧化硅时，可以提高介电抗反射层140与图形化的光刻胶层161之间的刻蚀选择比，如图7所示，也可以提高无定型碳层130与图形化的介电抗反射层141之间的刻蚀选择比。
在具体实施例中，如图8所示，当硬掩模层120的材料为氧化硅、氮化硅或氮氧化硅时，可以提高硬掩模层120与图形化的无定型碳层131之间的刻蚀选择比。
然后，如图11所示，以图形化掩模层121为掩模，对多晶硅层110进行第一各向异性干法刻蚀，以去除部分厚度h2的多晶硅层，形成多晶硅栅极的上部111。
由于多种因素的影响，图形化掩模层121的线宽粗糙度较大，导致以图形化掩模层121为掩模将图形转印到多晶硅层上时，如图12所示，所形成多晶硅栅极的上部111的线宽粗糙度也较大。
在具体实施例中，可以利用CF4、SF6、C2F6、NF3中的一种或多种气体进行所述第一各向异性干法刻蚀。
在本实施例中，所述部分厚度h2占多晶硅层总厚度h1的三分之一至二分之一。
然后，如图13所示，在加热条件下、利用含H2的气体P进行第二各向异性干法刻蚀，以对多晶硅栅极上部111（如图11所示）的侧壁进行修整，修整后形成多晶硅栅极上部112（图14所示），比较图12（图11中多晶硅栅极上部的俯视图）和图14（图13中多晶硅栅极上部的俯视图）可知，修整后的多晶硅栅极上部112的线宽粗糙度，比修整前的多晶硅栅极上部111的线宽粗糙度小，即修整后的多晶硅栅极上部112的侧壁，比修整前的多晶硅栅极上部111的侧壁更为平坦。
所述第二各向异性干法刻蚀之后多晶硅栅极上部的线宽粗糙度减小的原因为：一方面，各向异性干法刻蚀可以对多晶硅栅极上部的侧壁进行刻蚀，使多晶硅栅极上部的侧壁更为平坦；另一方面，该各向异性干法刻蚀是在加热条件下进行，使多晶硅栅极上部具有一定的流动性能，因而使多晶硅栅极上部的侧壁更为平坦。
在具体实施例中，所述加热条件为500至1500℃，第二各向异性干法刻蚀的工艺参数包括：H2的流量为500至2000sccm，压强为0.5atm至1.5atm，时间为2至10min。
在进行所述第一各向异性干法刻蚀之后、第二各向异性干法刻蚀之前，由于多种因素的影响，可能会造成多晶硅栅极上部的关键尺寸大于设计要求值，在这种情况下，通过控制第二各向异性干法刻蚀步骤中的工艺参数（如H2的流量），不仅可以减小多晶硅栅极上部的线宽粗糙度，还可以调整多晶硅栅极上部的关键尺寸，使其符合设计要求值。
然后，如图15所示，对多晶硅层110（如图13所示）进行第三各向异性干法刻蚀，以去除所述部分厚度的多晶硅层下方的剩余多晶硅层，形成多晶硅栅极114。
由上述可知，在形成多晶硅栅极时，如图11所示，先形成多晶硅栅极的上部111；然后，如图13所示，在加热条件下、利用含H2的气体进行各向异性干法刻蚀，以对多晶硅栅极上部的侧壁进行修整，形成修整后的多晶硅栅极上部112，修整后的多晶硅栅极上部112的线宽粗糙度比修整前的多晶硅栅极上部111的线宽粗糙度小；如图15所示，再以修整后的多晶硅栅极上部112为掩模，形成多晶硅栅极的下部113，由于修整后的多晶硅栅极上部112的线宽粗糙度较小，因而在后续以多晶硅栅极的上部112为掩模形成多晶硅栅极的下部113时，所形成多晶硅栅极的下部113的线宽粗糙度也较小，使得整个多晶硅栅极114的线宽粗糙度也都减小了。
如前所述，通过控制第二各向异性干法刻蚀步骤中的工艺参数，还可以调整多晶硅栅极上部的关键尺寸，使其符合设计要求值。由于多晶硅栅极下部是以多晶硅栅极的上部为掩模形成的，因此，也能使多晶硅栅极下部的关键尺寸符合设计要求值。换言之，通过控制第二各向异性干法刻蚀步骤中的工艺参数，可以调整多晶硅栅极的关键尺寸，使其符合设计要求值，而不至于因多晶硅栅极的关键尺寸不符合要求，而使整个半导体器件报废，降低了制造成本。
第二实施例
第二实施例与第一实施例之间的区别在于：在第二实施例中，所述图形化掩模层的形成方法包括：在所述多晶硅层上形成硬掩模层、位于硬掩模层上的底部抗反射层、及位于底部抗反射层上的光刻胶层；对所述光刻胶层及底部抗反射层进行图形化；以图形化的光刻胶层为掩模，对所述硬掩模层进行刻蚀，形成所述图形化掩模层；去除图形化的光刻胶层及底部抗反射层。
第三实施例
第三实施例与第一实施例之间的区别在于：在第三实施例中，所述图形化掩模层的形成方法包括：在所述多晶硅层上形成底部抗反射层、及位于底部抗反射层上的光刻胶层；对所述光刻胶层及底部抗反射层进行图形化，形成所述图形化掩模层。
第四实施例
第四实施例与第一至第三任一实施例之间的区别在于：在第四实施例中，所述第二各向异性干法刻蚀之后、第三各向异性干法刻蚀之前，还包括：去除所述图形化掩模层。
在上述第一至第三实施例中，第三各向异性干法刻蚀之后，所形成多晶硅栅极上方的图形化掩模层在后续制程中还有其他用途，因此在第二各向异性干法刻蚀之后、第三各向异性干法刻蚀之前，并没有去除所述图形化掩模层。
在本发明中，所述第二各向异性干法刻蚀步骤中，所述加热条件的温度并不局限于所给实施例，只要使得温度高于室温即可。
需说明的是，在本发明中，所述图形化掩模层的形成方法并不能仅仅局限于上述所给实施例，其他适于形成图形化掩模层的方法也在本发明的保护范围之内。
本发明中，各实施例采用递进式写法，重点描述与前述实施例的不同之处，各实施例中的相同部分可以参照前述实施例。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种多晶硅栅极的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成多晶硅层、及位于多晶硅层上的图形化掩模层；
以所述图形化掩模层为掩模，对所述多晶硅层进行第一各向异性干法刻蚀，以去除部分厚度的多晶硅层，形成多晶硅栅极的上部；
在加热条件下，利用含H2的气体进行第二各向异性干法刻蚀，以对所述多晶硅栅极上部的侧壁进行修整；
所述第二各向异性干法刻蚀之后，对所述多晶硅层进行第三各向异性干法刻蚀，以去除所述部分厚度的多晶硅层下方的剩余多晶硅层，形成多晶硅栅极。
2.根据权利要求1所述的形成方法，其特征在于，所述加热条件为500至1500℃，所述第二各向异性干法刻蚀的工艺参数包括：H2的流量为500至2000sccm，压强为0.5atm至1.5atm，时间为2至10min。
3.根据权利要求1所述的形成方法，其特征在于，所述部分厚度占多晶硅层总厚度的三分之一至二分之一。
4.根据权利要求1所述的形成方法，其特征在于，所述图形化掩模层的形成方法包括：
在所述多晶硅层上形成底部抗反射层、及位于底部抗反射层上的光刻胶层；
对所述光刻胶层及底部抗反射层进行图形化，形成所述图形化掩模层。
5.根据权利要求1所述的形成方法，其特征在于，所述图形化掩模层的形成方法包括：
在所述多晶硅层上形成硬掩模层、位于硬掩模层上的底部抗反射层、及位于底部抗反射层上的光刻胶层；
对所述光刻胶层及底部抗反射层进行图形化；
以图形化的光刻胶层为掩模，对所述硬掩模层进行刻蚀，形成所述图形化掩模层；
去除图形化的光刻胶层及底部抗反射层。
6.根据权利要求1所述的形成方法，其特征在于，所述图形化掩模层的形成方法包括：
在所述多晶硅层上形成硬掩模层、位于硬掩模层上的无定型碳层、位于无定型碳层上的介电抗反射层、位于介电抗反射层上的底部抗反射层、及位于底部抗反射层上的光刻胶层；
对所述光刻胶层及底部抗反射层进行图形化；
以图形化的光刻胶层为掩模，对所述介电抗反射层进行图形化；
去除所述图形化的光刻胶层及底部抗反射层之后，以图形化的介电抗反射层为掩模，对所述无定型碳层进行图形化；
去除所述图形化的介电抗反射层之后，以图形化的无定型碳层为掩模，对所述硬掩模层进行图形化，形成所述图形化掩模层；
去除所述图形化的无定型碳层。
7.根据权利要求6所述的形成方法，其特征在于，所述介电抗反射层的材料为氮氧化硅。
8.根据权利要求5或6所述的形成方法，其特征在于，所述硬掩模层的材料为氮化硅、氧化硅或氮氧化硅。
9.根据权利要求1所述的形成方法，其特征在于，所述第二各向异性干法刻蚀之后、第三各向异性干法刻蚀之前，还包括：去除所述图形化掩模层。
CN201310383307.XA 2013-08-28 2013-08-28 多晶硅栅极的形成方法 Active CN104425228B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310383307.XA CN104425228B (zh) 2013-08-28 2013-08-28 多晶硅栅极的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310383307.XA CN104425228B (zh) 2013-08-28 2013-08-28 多晶硅栅极的形成方法

Publications (2)

Publication Number Publication Date
CN104425228A CN104425228A (zh) 2015-03-18
CN104425228B true CN104425228B (zh) 2017-06-16

Family

ID=52973914

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310383307.XA Active CN104425228B (zh) 2013-08-28 2013-08-28 多晶硅栅极的形成方法

Country Status (1)

Country Link
CN (1) CN104425228B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573974B (zh) * 2017-03-14 2021-06-08 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
CN110246761A (zh) * 2019-06-19 2019-09-17 上海华力集成电路制造有限公司 一种去除晶圆背面氮化硅薄膜的方法
CN111009461B (zh) * 2019-11-25 2021-03-09 长江存储科技有限责任公司 半导体器件的制造方法
CN112289805A (zh) * 2020-10-29 2021-01-29 长江存储科技有限责任公司 凹槽结构的制作方法、三维nand存储器及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284606B1 (en) * 2000-01-18 2001-09-04 Chartered Semiconductor Manufacturing Ltd Process to achieve uniform groove depth in a silicon substrate
CN102915922A (zh) * 2011-08-03 2013-02-06 中芯国际集成电路制造(北京)有限公司 一种制作半导体器件的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283477A (ja) * 1993-03-25 1994-10-07 Nippon Steel Corp 半導体装置の製造方法
US20040018739A1 (en) * 2002-07-26 2004-01-29 Applied Materials, Inc. Methods for etching using building blocks
JP4865361B2 (ja) * 2006-03-01 2012-02-01 株式会社日立ハイテクノロジーズ ドライエッチング方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284606B1 (en) * 2000-01-18 2001-09-04 Chartered Semiconductor Manufacturing Ltd Process to achieve uniform groove depth in a silicon substrate
CN102915922A (zh) * 2011-08-03 2013-02-06 中芯国际集成电路制造(北京)有限公司 一种制作半导体器件的方法

Also Published As

Publication number Publication date
CN104425228A (zh) 2015-03-18

Similar Documents

Publication Publication Date Title
US9478433B1 (en) Cyclic spacer etching process with improved profile control
CN104425228B (zh) 多晶硅栅极的形成方法
CN104900495B (zh) 自对准双重图形化方法及鳍式场效应晶体管的制作方法
CN105719956B (zh) 半导体结构的形成方法
CN106057671A (zh) 制造FinFET器件的工艺
CN106887382A (zh) 形成集成电路的方法
US9449821B2 (en) Composite hard mask etching profile for preventing pattern collapse in high-aspect-ratio trenches
CN102184852B (zh) 双掺杂多晶硅刻蚀方法
TW201101370A (en) Selective self-aligned double patterning of regions in an integrated circuit device
CN104183473B (zh) 金属栅极晶体管的形成方法及半导体器件
CN102789968B (zh) 在半导体制造工艺中形成硬掩模的方法
US9564342B2 (en) Method for controlling etching in pitch doubling
KR20190101307A (ko) 60nm 이하 mram 디바이스용 극대 높이 최상 전극을 규정하기 위한 금속/유전체/금속 하이브리드 하드 마스크
CN104167348A (zh) 形成间隔物图案掩模的方法
CN101562134B (zh) 隧道窗口制备方法
CN102760645A (zh) 在半导体器件中制造孔图案的方法
CN102709166B (zh) 降低n型掺杂和非掺杂多晶硅栅极刻蚀后形貌差异的方法
US10593550B2 (en) Method for manufacturing semiconductor structure
CN104538360A (zh) 一种闪存的存储单元栅极制备方法
CN102867742B (zh) 一种消除形貌变形的等离子刻蚀方法
TW201711950A (zh) 半導體裝置之製造方法
CN107578987A (zh) 一种栅极双重曝光图案化方法
CN104681416B (zh) 半导体器件和栅极的形成方法
TWI482202B (zh) 圖案化製程
CN107527797B (zh) 一种改善光刻胶线条边缘粗糙度的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant