CN102857711A - 成像元件及其驱动方法和制造方法以及电子设备 - Google Patents

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Abstract

本发明提供一种成像元件，包括多个像素。多个像素的每个像素包括如下的元件。光电传感器，布置于多个像素的每个像素内并被配置产生对应接收的光的电荷。存储单元，具有预定的电容并被配置在其中存储从光电传感器传送的电荷。电容器，与硅衬底分开布置且在电容器和硅衬底之间有层间绝缘薄膜，光电传感器和存储单元形成在硅衬底上。连接单元，与硅衬底分开布置且在连接单元和硅衬底之间有层间绝缘薄膜，连接单元被配置以连接存储单元和电容器。

Description

成像元件及其驱动方法和制造方法以及电子设备
技术领域
公开的本发明涉及成像元件、用于成像元件的驱动方法、用于成像元件的制造方法以及电子设备。更具体地，本发明涉及实施成像操作以获得高质量图像的成像元件、用于该成像元件的驱动方法、用于该成像元件的制造方法以及电子设备。
背景技术
迄今，在使用半导体的、作为将接收的光转换为电信号的光电转换元件的固态成像元件（图像传感器）中使用光电二极管（PD），光电二极管为利用半导体pn结的光电传感器。在诸如数码相机、摄像机、监控相机、复印机及传真机的许多装置中安装了使用PD的元件。目前，作为固态成像元件的被称为互补型金属氧化半导体（CMOS）的固态成像元件及外围电路被广泛地使用，CMOS固态成像元件通过CMOS工艺制造。
例如，在固态成像元件中，像素中包括的PD中进行光电转换产生的电荷传送（transfer）到浮动扩散（foating diffusion,FD），其为浮动扩散区域。然后，通过测量FD的电势，提取代表对应于PD中电荷的电压的信号。
下面将参照图1对此进行更详细地描述。图1示出像素11。在像素11中，作为驱动传输晶体管（transfer transistor）13的结果，PD12生成的电荷传送到FD14，并且电荷存储在FD14中包括的电容器15中。然后通过放大晶体管将FD14中存储的电荷转换为电压，并作为驱动选择晶体管17的结果输出到垂直信号线。垂直信号线连接到以固定电压偏置的晶体管（恒定电流源），该晶体管和放大晶体管16形成所谓的源极输出电路（source-followercircuit）。同时，作为驱动重置晶体管18的结果，FD14中存储的电荷被释放到恒定电压源VDD。
在固态成像元件中，其中如上所述配置的像素11在半导体衬底上以矩阵形式排列，每单位电子的输出电压（转换效率）由存储电荷的FD14的电容分量（the capacitance components）的总量以及源极输出电路的调制因素决定。存储电荷的FD14的总电容成分通过将电容器15的电容加到连接到FD14的每个晶体管产生的电容求得。
在相关技术中的固态成像元件中，FD的电容是固定的，并且当照明度低时动态范围或输出电压没有改变。相应地（Accordingly），日本未经审查的专利申请公开号2008-205638公开了一种固态成像元件，包括可以改变FD14的电容从而当照明度低时改变动态范围或输出电压的像素。
图2图示地示出像素11’的平面结构，像素11’可以改变存储电荷的FD14’的电容。
像素11’配置如下。PD12通过传输晶体管连接到FD14’，并且FD14’连接到放大晶体管16的栅极（gate electrode）。选择晶体管17布置在放大晶体管16的一端，并且重置晶体管18布置在放大晶体管16的另一端。在像素11’中，开关元件19布置在FD14’中传输晶体管13和重置晶体管18之间。由此配置，FD14’可以通过使用FD14’中包括的晶体管15以及通过开关元件19连接到FD14’的附加的晶体管15’将电荷存储在FD 14’中。
在如上配置的像素11’中，控制开关元件19的驱动从而使得在照明度低的时候PD12中生成的电荷存储在晶体管15中，在照明度高时电荷存储在晶体管15和附加的晶体管15’中。通过这种方式，存储电荷FD14’的总电容成分通过使用开关元件19动态改变，因此在像素11’中实现了大动态范围。
在相关技术的CMOS固态成像元件中从每行连续依次读取像素信号，这导致图像的失真。相应地，为了减少图像失真的产生，已经发展了用于同时转送（transfer）固态成像元件中包括的所有PD中的电荷、称作为“全局快门”（global shutter）的技术。
例如，日本未经审查的专利申请公开号2011-119950公开了一种固态成像装置，其通过使用布置在布线层的薄膜晶体管（thin-film transistor）实现全局快门。Aoki等人发表在Symp.On VLST Technology 2001，2011年第174页上的“Electronic Global Shutter CMOS Image Sensor using OxideSemiconductor FET with Extremely Low Off-state Current”的非专利文献也公开了一种SCMOS图像传感器，其中在布线层布置薄膜晶体管。
发明内容
然而，在日本未经审查的专利申请公开号2008-205638中公开的像素结构中，附加电容器15’和布置在PD14’中的电容器15和附加电容器15’之间的开关元件19形成在与光电转换区域（PD）所形成的同一硅衬底中。类似地，在日本未经审查的专利申请公开号2011-119950中，在其中存储有在PD中产生的电荷的电容器元件布置在硅衬底中。在这种情况下，光电转换区域的面积减小，从而可使光电转换效率降低。
在以上描述的非专利文献中公开的CMOS图像传感器中，由于没有提供存储电容器元件，因此可以被存储的电荷量较小，从而可能难以提高动态范围。
为了通过实施全局快门获得没有失真的图像或者获得具有更大动态范围的图像，对在像素内增加电容器元件的效果进行调查（examine）。然而同时，光电转换区域的面积可由增加电容器元件而减小。由此期望在不减小光电转换区域的面积的情况下获得更高质量的图像。
根据这种背景，期望实现一种图像操作以获得更高质量的图像。
根据本发明的实施例，提供一种包括多个像素的成像元件。所述多个像素的每个像素包括：光电转换器，布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷；存储单元，具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷；电容器，与硅衬底之间用层间绝缘薄膜隔开布置，光电传感器和存储单元形成在硅衬底内；以及连接单元，与硅衬底之间用层间绝缘膜隔开布置，并被配置以连接存储单元和电容器。
根据本发明的实施例，提供用于成像元件的第一驱动方法，成像元件包括多个像素。多个像素的每个像素包括布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷的光电转换器、具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷的存储单元、与硅衬底之间用层间绝缘薄膜隔开布置的电容器，其中光电传感器和存储单元形成在硅衬底内、以及与硅衬底之间用层间绝缘膜隔开布置并被配置以连接存储单元和电容器的连接单元。所述第一驱动方法包括：驱动成像元件使得在多个像素中同时执行电荷从光电传感器到存储单元的传送；以及通过连接单元将存储单元中存储的电荷传送到电容器并将电荷保留在电容器中。
根据本发明的实施例，通过用于成像元件的第二驱动方法，成像元件包括多个像素。多个像素的每个像素包括布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷的光电转换器、具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷的存储单元、与硅衬底之间用层间绝缘薄膜隔开布置的电容器、光电传感器和存储单元形成在硅衬底内，以及与硅衬底之间用层间绝缘膜隔开布置并被配置以连接存储单元和电容器的连接单元。所述电容器是被配置以在除了存储电荷的存储单元以外还在其中存储电荷的附加电容器。所述第二驱动方法包括：在从像素读取信号的读出期间连接或断开存储单元和附加电容器。
根据本发明的实施例，提供用于成像元件的制造方法，成像元件包括多个像素。多个像素的每个像素包括布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷的光电转换器、具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷的存储单元、与硅衬底之间用层间绝缘薄膜隔开布置的电容器，光电传感器和存储单元形成在硅衬底内、以及与硅衬底之间用层间绝缘膜隔开布置并被配置以连接存储单元和电容器的连接单元。所述制造方法包括：在形成电容器的同时形成与硅衬底之间用层间绝缘膜隔开的布线层内的布线，光电传感器形成在硅衬底内。
根据本发明的实施例，提供一种电子设备，包括：包括多个像素的成像元件。多个像素的每个像素包括布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷的光电转换器、具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷的存储单元、与硅衬底之间用层间绝缘薄膜隔开布置，光电传感器和存储单元形成在硅衬底内的电容器、以及与硅衬底之间用层间绝缘膜隔开布置并被配置以连接存储单元和电容器的连接单元。
根据本发明的实施例，电容器和连接单元可以形成在用层间绝缘膜与硅衬底隔开布置的布线层中，光电传感器形成在硅衬底中。
根据本发明的实施例，获得了更高质量的图像。
附图说明
图1是示出相关技术的固态成像元件中使用的像素的配置示例的电路图；
图2以图示示出可以改变存储电荷的FD中的电容的像素的平面结构；
图3是示出根据本发明的实施例的固态成像元件的配置的示例的框图；
图4是示出像素的第一配置的示例的电路图；
图5A和图5B分别示出像素的截面配置和平面配置的示例；
图6示出入射光量和输出信号电平的关系；
图7是示出通过使用第一驱动方法驱动像素的驱动时序（drive timing）的示例的时序图；
图8是示出通过使用第二驱动方法驱动像素的驱动时序的示例的时序图；
图9是示出像素的第二配置的示例的电路图；
图10是示出使用第三驱动方法驱动像素的驱动时序的示例的时序图；
图11示出像素在硅衬底上的布局（layout）；
图12示出第一金属布线层的布局；
图13示出第二金属布线层的布局；
图14是示出像素的第三配置的示例的截面图；
图15A和图15B是分别示出像素的第四配置的示例的截面图和平面图；
图16是示出像素的第五配置的示例的电路视图；
图17是示出通过使用第四驱动方法驱动像素的驱动时序的示例的时序图；
图18是示出像素的第六配置的示例的电路图；
图19是示出通过使用第五驱动方法驱动像素的驱动时序的示例的时序图；
图20A至20E示出薄膜晶体管56的各种配置的示例；
图21示出像素的制造方法；
图22是示出像素的第七配置的示例的电路图；
图23A和23B分别示出像素的截面配置和平面配置的示例；
图24是示出通过使用第六驱动方法驱动像素的驱动时序的示例的时序图；
图25是示出像素的第八配置的示例的电路图；
图26是示出通过使用第七驱动方法驱动像素的驱动时序的示例的时序图；
图27是示出像素的第九配置的示例的电路图；
图28是示出通过使用第八驱动方法驱动像素的驱动时序的示例的时序图；
图29是示出像素的第十配置的示例的电路图；
图30A和30B示出像素的平面配置的示例；
图31A和31B是分别示出像素的第七配置的截面图和平面图；
图32是示出安装在电子设备中的成像装置的配置的示例的框图。
具体实施方式
下面参照附图详细描述本发明公开的实施例。
图3是示出根据本发明的实施例的固态成像元件31的配置的示例的框图。
在图3中，固态成像元件31包括像素阵列32、垂直驱动电路33、水平驱动电路34和输出电路35。
在像素阵列32中，多个像素41以矩阵形式排布，并且每行的像素41通过水平信号线42连接到垂直驱动电路33，每列的像素41通过垂直信号线43连接到水平驱动电路34。
垂直驱动电路33通过相关联的水平信号线42将驱动信号（例如传送信号TX、选择信号SEL以及重置信号RST）输出到排布在像素阵列32中每列的像素41，由此驱动像素41。
水平驱动电路34通过进行相关双采样（CDS）操作执行列处理。执行列处理从而检测通过垂直线信号线从像素阵列32的单个像素41输出的信号的信号电平。然后水平驱动电路34将表示作为执行光电转换的结果而在像素41中生成的电子的输出信号提供给输出电路35。
输出电路35将水平驱动电路34连续提供的输出信号放大到预定的电平，并且然后将放大的输出信号输出到图像处理电路，该图像处理电路置于在输出电路35后面。
图4是示出像素41的第一配置示例的电路图。
如图4所示，像素41包括PD51、传输晶体管52、放大晶体管53、选择晶体管54、重置晶体管55以及薄膜晶体管56。传输晶体管52和放大晶体管53之间的节点（node）形成FD57。FD57可以通过使用FD57中包括的电容器58和通过薄膜晶体管56连接到FD57的附加电容器59存储电子。
PD51是由形成在硅衬底内的pn结构成的光电传感器，其通过光电转换将入射光转换为电荷（电子或空穴）。PD51的阳极端子接地，PD51的阴极端子通过传输晶体管52连接到FD57。
根据垂直驱动电路33（图3）通过水平传输线42T提供的传输信号TX驱动传输晶体管52，并且当传输信号TX产生脉冲形式的高电平时传输晶体管52导通（turn ON）。当传输晶体管52导通时，PD51中生成的电子通过传输晶体管传送到FD57。
FD57连接到放大晶体管53的栅极。放大晶体管53输出对应于FD57中存储的电子的电压，即通过光电转换在PD51中产生并传送到FD57的电压。
根据垂直驱动电路33通过水平传输线42S提供的选择信号SEL驱动选择晶体管54，并且当选择信号SEL产生脉冲形式的高电平时选择晶体管54导通。当选择晶体管54导通时，从放大晶体管53输出的电压准备就绪通过选择晶体管54输出到垂直信号线43。
例如，多个像素41连接到垂直信号线43，并且通过使特定线（列）中的选择晶体管54导通，输出来自PD51与特定线关联的信号。垂直信号线43连接至图3所示的水平驱动电路34中包括的恒定电流源60，并且由放大电路53和恒定电流源60组成的源极输出电路输出表示与FD57中存储的电子对应的电平的信号。
根据垂直驱动电路33通过水平传输线42R提供的重置信号RST驱动重置晶体管55，并且当重置信号RST产生脉冲形式的高电平时重置晶体管55导通。当重置晶体管55导通时，FD51中存储的电子通过重置晶体管55释放到恒定电压源VDD，由此重置FD57。
薄膜晶体管56是一种切换元件（连接单元），用于连接和断开FD57和附加电容器59。薄膜晶体管56根据经由水平信号线42STR从垂直驱动电路供应来的信号STR而被驱动，并且在连接信号STR以脉冲形式开启（turn on）时将附加电容器59连接到FD57。
FD57存储通过传输晶体管52传送的电子。例如，当薄膜晶体管56截止时，FD57将电子存储在FD57中包括的电容器58中。当薄膜晶体管56导通时，FD57将电子存储在FD57中包括的电容器58和通过薄膜晶体管56连接到FD57的附加电容器59中。
下面参照图5A和图5B描述像素41的结构。图5A示出像素41的FD57以及周围组件的截面配置的例子。图5B示出像素41的布线层的平面配置的例子。
包括图5A和图5B中所示的像素41的固态成像元件具有所谓的背照式感光结构（backside illumination structure）。根据这种结构，薄膜晶体管56和附加电容器59置于层间绝缘膜中，因此在光电转换区域的入射光量没有减少。在例如由本发明的受让人提交的日本专利号3759435中详细公开了背照式感光固态成像元件的结构。
入射光施加到图5A中面朝下的P-型硅衬底的背面。与该背面相对的面是像素41的正面（front side）。在P-型硅衬底61的正面上堆叠层间绝缘膜62-1，并且在层间绝缘膜62-1上堆叠层间绝缘膜61-2。
PD51由形成在P-型硅衬底61内的N-型区域形成，并且传输晶体管52的栅极63布置在P-型硅衬底61的正面，绝缘层64在栅极63和P-型硅衬底61之间，从而靠近PD51。FD57由N-型区域形成，该N-型区域形成为靠近硅衬底61的正面并且在硅衬底61内与PD51分开的位置，传输晶体管52在该FD57和PD51之间。
FD57通过穿过层间绝缘薄膜62-1的接触导通孔65连接到置于层间绝缘膜62-1和62-2之间形成的布线层内的金属布线66。
金属布线66的一端连接到放大晶体管53和重置晶体管55，金属布线66的另一端连接到布线层中形成的薄膜晶体管56的一端。如图5B所示，附加电容器59的一个电极59A连接到薄膜晶体管56的另一端，附加电容器59的另一个电极59B接地（GND）。附加电容器59的电极59B可以连接到恒定电压源VDD。
如图5B所示，形成附加电容器59的一对电极59A和59B形成为所谓的梳状（comb-like shape），并且对应于电极59A的梳状的齿的布线部分和对应于电极59B的梳状的齿的布线部分以之间预定的间距交替分布。这些布线部分起到在其中存储电子的电容器的作用。附加电容器59具有特定的区（area），并且形成在某区域（region）中，从上俯视附加电容器59在该区域内与PD51重叠。
如上所述形成像素41。在垂直驱动电路33的控制下驱动薄膜晶体管56，从而使FD57与附加电容器59连接或断开。垂直驱动电路33根据例如入射光量控制薄膜晶体管56的连接/断开操作。
如图5A所示的像素41中，薄膜晶体管56和附加电容器59没有形成在其内形成有PD51的P-型硅衬底61中，而是形成在与P-型硅衬底61之间以层间绝缘膜62-1隔开布置的布线层中。根据这种设置，与例如在硅衬底中形成有开关元件和附加电容器的结构相比，PD51确保具有更宽的面积，因此得以保持PD51的光转换效率。此外，在其中金属布线被用于部分附加电容器59的结构中，如果保持通向开关元件或金属布线的接触，则PD51的面积减小。然而，如上述配置的像素41中PD51的面积没有减少。
此外，如上所述，包括像素41的固态成像元件具有背照式感光结构，并且附加电容器69通过使用布线层中的金属布线66形成，从而使得俯视时附加电容器59与PD51重叠。因此就可能在确保电容的同时减少制造步骤的数目。
图6示出入射光量和输出信号的电平之间的关系。
例如，当薄膜晶体管56截止（turn OFF）时，FD57将电子存储在FD57中包括的电容器58中。当薄膜晶体管56导通时，FD57将电子存储在FD57中包括的电容器58和通过薄膜晶体管56连接到FD57的附加电容器59中。输入信号电平相对于入射光量的斜度（gradient）在FD57的电容较小时比FD57的电容较大时陡（sharp）得多（更大的增益）。
相应地，当入射光量小时，薄膜晶体管56截止从而FD57的电容减小，因此允许以更高增益输出信号。反之，当入射光量大时，薄膜晶体管56导通从而FD57的电容增加，因此使得可能处理更多量的入射光。
下面描述用于驱动像素41的方法。
图7是示出通过使用第一驱动方法驱动像素的驱动时序的示例的时序图。在第一驱动方法中，取决于薄膜晶体管56在信号读出期间（signal readoutperiod）是导通还是截止的，有可能选择像素41的动态范围。通过水平信号线42提供的每个信号可以取两个值（即，高电平或低电平）中的一个值。假设依照光量作为执行光电转换的结果产生的电子在时间T1到T6的时间段（以下这样的时间段可被称为“读出期间”）之前已经被存储在PD51中。
垂直驱动电路33按行顺序读取以矩阵形式排布的像素41。在时间T1，当对像素41的读出期间开始时，垂直驱动电路33使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有高电平。然后，信号准备就绪从像素41通过垂直信号线43输出到水平驱动电路34。
在时间T2，垂直驱动电路33使要通过水平信号线42R提供给重置晶体管55的重置信号RST具有高电平，从而使得重置晶体管55导通，因此释放FD57中存储的电子。
在时间T3，垂直驱动电路33使重置信号RST具有低电平，从而使得重置晶体管55截止，因此重置FD57结束。此时，由于FD57和重置晶体管55之间的耦合电容输出电压略为下降，并且因此在输出电压稳定后，水平驱动电路34的检测器检测到表示FD57的重置电平的信号，该信号被检测为检测值D1。
在时间T4，垂直驱动电路33使要通过水平信号线42T提供给传输晶体管52的传输信号TX具有高电平，从而使得传输晶体管52导通，因此将PD51中存储的电子传送到FD57。
在时间T5，垂直驱动电路33使传输信号TX具有低电平，从而使得传输晶体管52截止，因此传送电子结束。然后，水平驱动电路34的检测器检测到表示对应于FD中存储的电子的电平的信号，该信号被检测为检测值D2。
在时间T6，垂直驱动电路33使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有低电平。由此操作，完成对于像素41的读出期间。
垂直驱动电路33以如上所描述的驱动时序驱动像素41，并且从水平驱动电路输出表示检测值D1和检测值D2之间的差的信号，该信号作为表示对应于作为执行光电转换的结果在PD51中产生的电子的电平的输出信号被输出。
垂直驱动电路33在开始从像素41读取信号之前预先选择一个低增益模式或高增益模式。例如，垂直驱动电路33根据入射光量，即基于在一帧前输出的信号或从传感器（未示出）输出的光量，选择低增益模式或高增益模式。
当光量较小时，垂直驱动电路33选择高增益模式并使要通过水平信号线42STR提供给薄膜晶体管56的连接信号STR具有低电平，因此将电子存储在FD57中包括的电容器58中。反之，当光量较大时，垂直驱动电路33选择低增益模式并使要通过水平信号线42STR提供给薄膜晶体管56的连接信号STR在时间T2到T6期间具有高电平。由此操作，垂直驱动电路33将电子存储在FD57中包括的电容器58以及通过薄膜晶体管56连接到FD57的附加电容器59中。
因此，当照明度低时，在固态成像元件31中选择高增益模式，并且输出经高增益放大的输出信号。反之，当照明度高时，选择低增益模式，因此有可能处理更多量的光。以这种方式，通过动态改变FD的电容，可以增大固态成像元件31的动态范围。此外，即使当照明度低时，可以得到噪音降低的图像，并且即使照明度高时，可以得到没有上溢（overflow）发生的高质量图像。
在参照图7讨论的第一驱动方法中，需要预先选择高增益模式或低增益模式。可选地，可以采用其中根据输出信号的电平自动选择高增益模式或低增益模式的驱动方法。
图8是示出通过使用第二驱动方法驱动像素的驱动时序的示例的时序图。
在时间T1，垂直驱动电路33使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有高电平。然后，信号准备就绪从像素41通过垂直信号线43输出到水平驱动电路34。
在时间T2，垂直驱动电路33使要通过水平信号线43R提供给重置晶体管55的重置信号RST具有高电平，并使要通过水平信号线42STR提供给薄膜晶体管56的连接信号STR具有高电平。由此操作，在附加电容器59连接到FD57的状态下，电容器58和附加电容器59中存储的电子被释放，因此重置FD57。
在时间T3，垂直驱动电路33使重置信号RST具有低电平从而使重置晶体管55截止，因此重置FD57结束。然后，在附加电容器59连接到FD57的状态下，水平驱动电路34的检测器检测到表示FD57的重置电平的信号，该信号被检测为检测值D1。
在时间T4，垂直驱动电路33使要通过水平信号线42STR提供给薄膜晶体管56的连接信号STR具有低电平，从而使得薄膜晶体管56截止。然后在附加电容器没有连接到FD57的状态下，水平驱动电路34的检测器检测到表示FD57的重置电平的信号，该信号被检测为检测值D2。
在时间T5，垂直驱动电路33使要通过水平信号线42T提供给传输晶体管52的传输信号TX具有高电平，从而使得传输晶体管52导通，因此将PD51中存储的电子传送到FD57。
在时间T6，垂直驱动电路33使传输信号TX具有低电平从而使得传输晶体管52截止，因此从PD51到FD57的传送电子结束。此时，附加电容器59没有连接到FD57，并且作为光电转换的结果在PD51中生成的电子存储在FD57中包括的电容器58中。然后，水平驱动电路34的检测器检测到表示对应于电容器58中存储的电子的电平的信号，该信号被检测为检测值D3。
在时间T7，垂直驱动电路33使要通过水平信号线42STR提供给薄膜晶体管56的连接信号STR具有高电平，由此使得薄膜晶体管56导通。由此操作，附加电容器59连接到FD57，然后，水平驱动电路34检测到表示对应于电容器58中存储的电子的电平的信号，该信号被检测为检测值D4。
在时间T8，垂直驱动电路33使要通过水平信号线42STR提供给薄膜晶体管56的连接信号STR具有低电平，并使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有低电平。由此操作，对于像素41的读出期间完成。
在第二驱动方法中，在从像素41读取信号的读出期间过程中，转换FD57和附加电容器59在连接和断开之间转换，并且在FD57和附加电容器59连接的状态下读取信号，并且还在FD57和附加电容器断开的状态下读取信号。
由此驱动，将表示检测值D2和检测值D3之间差的信号作为输出信号Sig1输出，输出信号Sig1具有对应于PD51中生成并存储在FD57中包括的电容器58中的电子的电平。即，输出信号Sig1是高增益模式下的输出信号。同时，将表示检测值D1和检测值D4之间差的信号作为输出信号Sig2输出，输出信号Sig2具有对应于PD51中生成并存储在FD57中包括的电容器58和连接到FD57的附加电容器59中的电子的电平。即，输出信号Sig2是低增益模式下的输出信号。
高增益模式下的输出信号Sig1被比低增益模式下的输出信号Sig2少的光量饱和。因此预先确定在高增益模式下输出信号Sig1饱和的电平，并且当输出信号Sig1超过该电平时，使用低增益模式下的输出信号Sig2。由此安排，有可能在处理更多量的光的同时，当光量较小（smaller）时确保敏感度。
即，在第二驱动方法中，有可能根据高增益模式下的输出信号Sig1选择高增益模式下的输出信号Sig1和低增益模式下的输出信号Sig2中一者。由此安排，当照明度较低时自动选择高增益模式，并且当照明度较高时自动选择低增益模式。因此，实现了具有大动态范围的固态成像元件31。
图9是示出像素41（以下由41A表示）的第二配置的示例的电路图。
如图9所示，像素41A具有包括两个像素41-1和41-2的两像素共享结构（two-pixel sharing structure）。可选地，像素41共享的像素数目可以增加到四或八个。
在像素41A中，像素41-1和41-2共享放大器晶体管53、选择晶体管54、重置晶体管55以及FD57。即，像素41-1中包括的PD51-1通过传输晶体管52-1连接到FD57，而像素41-2中包括的PD51-2通过传输晶体管52-2连接到FD57。在像素41A，以及图4示出的像素41中，附加的晶体管59通过薄膜晶体管56连接到FD57。
图10是示出使用第三驱动方法驱动像素41A的驱动时序的示例的时序图。
在具有两像素共享结构的像素41A中，例如，在第一像素读出期间，从像素41-1读取信号，然后，在第二像素读出期间，从像素41-2读取信号。
在时间T1，垂直驱动电路33使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有高电平。由此操作，信号准备就绪从像素41A通过垂直信号线43输出到水平驱动电路34。
从时间T2到T8的时间段是从像素41-1读取信号的第一像素读出期间，如同参照图8讨论的T2到T8的期间。即，在时间T5，使要提供给传输晶体管52-1的传输信号TX1具有高电平，使得传输晶体管52-1导通，由此将PD51-1中存储的电子传送到FD57。
然后，将表示在时间T4之后检测到的检测值D2-1和时间T6之后检测到的检测值D3-1之间差的信号作为输出信号Sig1-1输出，该输出信号Sig1-1具有对应于PD51-1中生成并且存储在FD57中包括的电容器58中的电子的电平。此外，将表示在时间T3之后检测到的检测值D1-1和时间T7之后检测到的检测值D4-1之间差的信号作为输出信号Sig2-1输出，该输出信号Sig2-1具有对应于PD51-1中生成并且存储在FD57中包括的电容器58和连接到FD57的附加电容器59中的电子的电平。
然后，从时间T8到T14的时间段是从像素41-2读取信号的第二像素读出期间，如同参照图8讨论的T2到T8的期间。即，在时间T11，使要提供给传输晶体管52-2的传输信号TX-2具有高电平，使得传输晶体管52-2导通，由此将PD51-2中存储的电子传送到FD57。
然后，将表示在时间T10之后检测到的检测值D2-2和时间T12之后检测到的检测值D3-2之间差的信号作为输出信号Sig1-2输出，该输出信号Sig1-2具有对应于PD51-2中生成并且存储在FD57中包括的电容器58中的电子的电平。此外，将表示在时间T9之后检测到的检测值D1-2和时间T13之后检测到的检测值D4-2之间差的信号作为输出信号Sig2-2输出，该输出信号Sig2-2具有对应于PD51-2中生成并且存储在FD57中包括的电容器58和连接到FD57的附加电容器59中的电子的电平。
如上所述，在具有包括像素41-1和41-2的两像素共享结构的像素41A中，从像素41-1读取输出信号Sig1-1和Sig2-1，而从像素41-2读取输出信号Sig1-2和Sig2-2。在第三驱动方法以及参照图8讨论的第二驱动方法中，根据输出信号Sig1-1和Sig1-2自动选择高增益模式或低增益模式。可选地，如参照图7所讨论的第一驱动模式中对于像素41A可使用在其中预先选择低增益模式或高增益模式的驱动方法。
下面参照图11到13描述像素41A的平面配置的示例。在图9所示的电路图中，像素41A包括单组的薄膜晶体管56和附加电容器59。然而，如图11到13所示，像素41A包括两组的薄膜晶体管56和附加电容器59，这两组由同一连接信号STR驱动。
图11示出像素41A在硅衬底上的布局。
用于像素41-1和41-2两者的FD57布置在PD51-1和PD51-2之间。PD51-1通过传输晶体管52-1连接到FD57，而PD51-2通过传输晶体管52-2连接到FD57。重置晶体管55邻近FD57布置。放大晶体管53邻近重置晶体管55布置，并且选择晶体管54邻近放大晶体管53布置。这形成了起到输出缓冲器作用的源极输出电路。在PD51-1和51-2之间的绝缘区域形成良好的接触（wellcontact）67。
图12示出形成在硅衬底上的第一金属布线层的布局，第一金属布线层和硅衬底之间有第一层间绝缘薄膜。
金属布线66连接到接触导通孔65-1，接触导通孔65-1连接到FD57。金属布线66通过接触导通孔65-2连接到放大器晶体管53，并且还连接到薄膜晶体管56-1的一端和薄膜晶体管56-2的一端。薄膜晶体管56-1的另一端连接到附加电容器59-1，而薄膜晶体管56-2的另一端连接到附加电容器59-2。
薄膜晶体管56-1和附加电容器59-1形成在俯视时上述两者与PD51-1重叠的区域中。薄膜晶体管56-2和附加电容器59-2形成在俯视时上述两者与PD51-2重叠的区域中。如参照图5B所讨论的，附加电容器59-1和59-2形成为梳状。
选择晶体管54的输出（源极）连接到形成垂直信号线43的输出信号（布）线（output signal wiring）43SIG，并且良好的接触点67连接到形成垂直信号线43的接地(布)线（ground wiring）43GND。
图13示出形成在第一金属布线层上的第二金属布线层的布局，第一金属布线层和第二金属布线层之间有第二层间绝缘薄膜。
形成附加电容器59-1的一个电极通过形成在第二金属布线层中的布线68-1连接到接地布线43GND。形成附加电容器59-2的一个电极通过形成在第二金属布线层中的布线68-2连接到接地布线43GND。
此外，在第二金属布线层形成有水平信号线42STR-1和42STR-2，42T-1和42T-2，42S以及42R。水平信号线42STR-1和42STR-2分别连接到薄膜晶体管56-1和56-2。水平信号线42T-1和42T-2分别连接到传输晶体管52-1和52-2。水平信号线42S连接到选择晶体管54，并且水平信号线42R连接到重置晶体管55。
由以上描述的布局，可以形成具有包括像素41-1和41-2的两像素共享结构的像素41A。像素41A共享放大器晶体管53、选择晶体管54、重置晶体管55以及FD57。这使得有可能增加PD51-1和51-2的面积，由此提高光电转换的效率。
图11到13所示的像素41A的布局仅仅是实现该实施例功能的布局的示例，可以使用实现类似功能的各种布局。
图14是示出像素41（以下由41B表示）的第三配置的示例的截面图。
如图14所示，像素41B配置如下。层间绝缘膜62-1到62-3顺序堆叠在硅衬底61的正面。第一布线层形成在层间绝缘膜62-1和62-2之间，并且第二布线层形成在层间绝缘膜62-2和62-3之间。在像素41B中，薄膜晶体管56和附加电容器59形成在第二布线层中，并且挡光膜69形成在硅衬底61和第二布线层之间的第一布线层内。通过使用第一布线层的金属形成挡光膜69，并且布置挡光膜69使得从硅衬底61看过去挡光膜遮住薄膜晶体管56。
以这种方式，在像素41B中，由于挡光膜69的形成，入射到硅衬底61的背面并且没有被硅衬底61吸收的光可以被挡光膜69阻挡。假设没有被硅衬底61吸收的光到达薄膜晶体管56。在这种情况下，如果使用具有窄带隙的半导体层，作为光电转换的结果可能在薄膜晶体管56中产生泄露电流（leakcurrent）。
反之，在像素41B中，挡光膜形成在与薄膜晶体管56相比更靠近硅衬底61的位置，由此避免上述泄露电流的产生。作为结果，实现了具有噪音降低的固态成像元件31。
图15A和15B示出像素41（以下由41C表示）的第四配置的示例。图15A示出像素41的FD57以及周围组件的截面配置的例子。图15B示出像素41C的布线层的平面配置的例子。
像素41C包括多层的附加电容器59’。即，在像素41C中，附加电容器59’通过将绝缘层59C夹在一对平面电极59A’和59B’形成。
以这种方式，在像素41C中，使用了多层附加电容器59’，由此附加电容器59’的电容比使用梳状的附加电容器59时有所增加。这使得像素41C有可能处理更多量的光。
图16是示出像素41（以下由41D表示）的第五配置的示例的电路图。
如图4所示在像素41中，像素41D如同图16所示包括传输晶体管52、放大晶体管53、选择晶体管54和重置晶体管55。然而，像素41D与图4所示的像素41不同在于，像素41D包括薄膜晶体管56-1和56-2以及附加电容器59-1和59-2。
在像素41D中，薄膜晶体管56-1和56-2分别连接到水平信号线42STR-1和42SRTR-2，并且被独立地驱动。
在如上述配置的像素41D中，作为光电转换的结果在PD51中生成的电子存储在电容器58中，或存储在电容器58和附加电容器59-1中，或存储在电容器58和附加电容器59-1和59-2中。以这种方式，FD的电容可以三个级别（level）改变。
图17是示出通过使用第四驱动方法驱动像素的驱动时序的示例的时序图。
在时间T1，垂直驱动电路33使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有高电平。由此操作，信号准备就绪从像素41D通过垂直信号线43输出到水平驱动电路34。
在时间T2，垂直驱动电路33使要通过水平信号线43R提供给重置晶体管55的重置信号RST具有高电平。此外，垂直驱动电路33使要通过水平信号线42STR-1提供给薄膜晶体管56-1的连接信号STR1具有高电平，还使要通过水平信号线42STR-2提供给薄膜晶体管56-2的连接信号STR2具有高电平。由此操作，FD57中包括的电容器58以及分别通过薄膜晶体管56-1和56-2连接到FD57的附加电容器59-1和59-2被重置。
在时间T3，垂直驱动电路33使重置信号RST具有低电平从而使重置晶体管55截止，因此重置FD57结束。然后，在附加电容器59-1和59-2连接到FD57中包括的电容器58的状态下，水平驱动电路34的检测器检测到表示FD57的重置电平的信号，该信号被检测为检测值D1。
在时间T4，垂直驱动电路33使要通过水平信号线42STR-1提供给薄膜晶体管56-1的连接信号STR-1具有低电平，使得薄膜晶体管56-1截止。然后，在附加电容器59-2连接到FD57中包括的电容器58的状态下，水平驱动电路34的检测器检测到表示FD57的重置电平的信号，该信号被检测为检测值D2。
在时间T5，垂直驱动电路33使要通过水平信号线42STR-2提供给薄膜晶体管56-2的连接信号STR2具有低电平，使得薄膜晶体管56-2截止。然后，在附加电容器59-1和附加电容器59-2都没有连接到电容器58的状态下，水平驱动电路34的检测器检测到表示FD57的重置电平的信号，该信号被检测为检测值D3。
在时间T6，垂直驱动电路33使要通过水平信号线42T提供给传输晶体管52的传输信号TX具有高电平，使得传输晶体管52导通，由此将PD51中存储的电子传送到FD57。
在时间T7，垂直驱动电路33使传输信号TX具有低电平，使得传输晶体管截止，由此从PD51到FD57的传送电子结束。然后，水平驱动电路34的检测器检测到表示对应于FD中包括的电容器58中存储的电子的电平的信号，该信号被检测为检测值D4。
在时间T8，垂直驱动电路33使要通过水平信号线42STR-2提供给薄膜晶体管56-2的连接信号STR2具有高电平并且由此使薄膜晶体管56-2导通。然后，在附加电容器59-2连接到电容器58的状态下，水平驱动电路34的检测器检测到对应于表示FD57中存储的电子的电平的信号，该信号被检测为检测值D5。
在时间T9，垂直驱动电路33使要通过水平信号线42STR-1提供给薄膜晶体管56-1的连接信号STR1具有高电平由此使薄膜晶体管56-1导通。然后，在附加电容器59-1和59-2连接到电容器58的状态下，水平驱动电路34的检测器检测到表示对应于FD57中存储的电子的电平的信号，该信号被检测为检测值D6。
在时间T10，垂直驱动电路33使要分别通过水平信号线42STR-1和42STR-2提供给薄膜晶体管56-1和56-2的连接信号STR1和STR2具有低电平。垂直驱动电路33还使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有低电平。由此操作，对于像素41D的读出期间完成。
垂直驱动电路33以上述驱动时序驱动像素41D。然后，将表示检测值D3和检测值D4之间的差的信号作为输出信号Sig1输出，输出信号Sig1表示对应于在PD51中产生并存储在FD57中包括的电容器58的电子的电平。此外，将表示检测值D2和检测值D5之间的差的信号作为输出信号Sig2输出，输出信号Sig2具有对应于在附加电容器59-2连接到电容器58的状态下在PD51中产生并存储在FD57中的电子的电平。此外，将表示检测值D1和检测值D6之间的差的信号作为输出信号Sig3输出，输出信号Sig3具有对应于在附加电容器59-1和59-2连接到电容器58的状态下在PD51中产生并存储在FD57中的电子的电平。
如上所述，在像素41D中，根据FD57的状态（即从电容器的三个级别中选择的FD57的电容的级别）将作为PD中的光电转换的结果产生的电子转换为输出信号。因此，可以以与入射光量相适合的增益输出信号。
图18是示出像素41（以下由41E表示）的第六配置的示例的电路图。
如图9所示的像素41A，如图18所示的像素41E具有两像素共享结构。然而，像素41E与图9所示的像素41A不同在于像素41E包括薄膜晶体管56-1和56-2和附加电容器59-1和59-2，还在于薄膜晶体管56-1和56-2是独立驱动的。
图19是示出通过使用第五驱动方法驱动像素41E的驱动时序的示例的时序图。
在具有两像素共享结构的像素41E中，信号在第一像素读出期间被从像素41-1读取，并且然后信号在第二像素读出期间被从像素41-2读取。
在时间T1，垂直驱动电路33使通过水平信号线42S提供给选择晶体管54的选择信号SEL具有高电平。由此操作，信号准备就绪被从像素41E通过垂直信号线43输出到水平驱动电路34。
从时间T2到T10的期间是从像素41-1读取信号的第一像素读出期间，如参照图17所讨论的时间T2到T10的期间。即，在时间T6，使要提供给传输晶体管52-1的传输信号TX1具有高电平，使得传输晶体管52-1导通，由此将PD51-1中存储的电子传送到FD57。
然后，将表示在时间T5之后得到的检测值D3-1和时间T7之后得到的检测值D4-1之间差的信号作为输出信号Sig1-1输出，该输出信号Sig1-1表示对应于在PD51-1中生成并存储在FD57中包括的电容器58中的电子的电平。此外，将表示在时间T4之后得到的检测值D2-1和时间T8之后得到的检测值D5-1之间差的信号作为输出信号Sig2-1输出，该输出信号Sig2-1表示对应于在附加电容器59-2连接到电容器58的状态下在PD51-1中生成并存储在FD57中的电子的电平。此外，将表示在时间T3之后得到的检测值D1-1和时间T9之后得到的检测值D6-1之间差的信号作为输出信号Sig3-1输出，该输出信号Sig3-1表示对应于在附加电容器59-1和59-2连接到电容器58的状态下在PD51-1中生成并存储在FD57中的电子的电平。
然后，从时间T10到T18的期间是第二像素读出期间。如参照图17所讨论的时间T2到T10的期间，信号被从像素41-2读取。即，在时间T14，使要提供给传输晶体管52-2的传输信号TX2具有高电平，使得传输晶体管52-2导通，由此将PD51-2中存储的电子传送到FD57。
然后，将表示在时间T13之后得到的检测值D3-2和时间T15之后得到的检测值D4-1之间差的信号作为输出信号Sig1-2输出，该输出信号Sig1-2表示对应于在PD51-2中生成并存储在FD57中包括的电容器58中的电子的电平。此外，将表示在时间T12之后得到的检测值D2-2和时间T16之后得到的检测值D5-2之间差的信号作为输出信号Sig2-2输出，该输出信号Sig2-2表示对应于在附加电容器59-2连接到电容器58的状态下在PD51-2中生成并存储在FD57中的电子的电平。此外，将表示在时间T11之后得到的检测值D1-2和时间T17之后得到的检测值D6-2之间差的信号作为输出信号Sig3-2输出，该输出信号Sig3-2表示对应于在附加电容器59-1和59-2连接到电容器58的状态下在PD51-2中生成并存储在FD57中的电子的电平。
如上所述，在具有两像素共享结构的像素41E中，根据FD57的状态（即从电容器的三个级别中选择的FD57的电容的级别）将作为每个PD51-1和51-2中的光电转换的结果产生的电子转换为输出信号。因此，可以以与入射光量相适合的增益输出信号。
下面参照附图20A到20E，描述像素41中使用的薄膜晶体管56的各种配置的示例。可将各种材料和结构用于薄膜晶体管56。
图20A示出具有颠倒错置结构（inverted-staggered structure）的薄膜晶体管56A。薄膜晶体管56A形成如下。首先，金属的栅极71形成在层间绝缘膜62的正面上，并且栅绝缘膜(gate insulating film)72形成在栅极71上，并且随后，半导体层73形成在栅绝缘膜72上。之后，通过使用金属布线66形成要形成源/漏极的金属层。然后，颠倒错置的薄膜晶体管56A的形成完成。
可以使用Al、Cu、Ti、Mo、W、Cr等，其氮化物、其氧化物、诸如ITO和ZnO的透明金属，或具有某些上述金属的多层结构作为栅极71或金属布线66。可以使用硅氧化物、硅氮化物、铪氧化物、铝氧化物、钽氧化物或这类氧化物的多层结构作为栅绝缘膜72。可以使用ZnO、SnO、InO、要被添加镓的这类元素，或包含某些这类元素的氧化物半导体（oxide semiconductor）作为半导体层73。可以使用有机薄层作为半导体层73，在这种情况下，半导体层73可通过涂覆较容易地形成。
图20B示出薄膜晶体管56B，其结构为接触层74被夹在半导体层73和金属布线66之间。可以使用具有加强的导电性的氧化半导体作为接触层74的材料，例如可以使用In-Ga-Zn-O、In-Sn-Zn-O、Ga-Sn-Zn-O、In-Zn-O、In-Sn-O、Ga-Zn-O、In-O、Sn-O或Zn-O的氧化物半导体。
图20C示出薄膜晶体管56C，其结构为栅极71埋在层间绝缘膜62中。
图20D示出薄膜晶体管56D，其结构为栅极71埋在层间绝缘膜62中且栅绝缘膜72遮住栅极71的整个表面和层间绝缘膜62的整个表面。
图20E示出具有错置结构的薄膜晶体管56E。薄膜晶体管56E使用与用于薄膜晶体管56A到56D的颠倒错置结构不同的错置结构。
下面参照图21描述用于固态成像元件31的制造方法。
在第一步，通过使用离子注入在硅衬底61内形成PD51和FD57。
然后在第二步，传输晶体管52的栅极63通过绝缘层64形成在硅衬底61的正面，并且层间绝缘薄膜62-1堆叠在栅极63上。然后，接触导通孔65形成并连接到FD57。
然后在第三步，在薄膜晶体管56（如图20A到20E所示的栅极71、栅绝缘膜72和半导体层73）形成后，在形成金属布线66的同时形成梳状附加电容器59。
随后在第四步，层间绝缘膜62-2堆叠在层间绝缘膜62-1上。以这种方式形成像素41。由这些制造步骤，制造包括像素41的固态成像元件31。
如上所述，在用于制造固态成像元件31的方法中，可以在形成金属布线66的同时形成梳状的附加电容器59。因此就有可能在不用为了形成附加电容器59而特别增加制造步骤的情况下制造固态成像元件31。可以以类似于上述固态成像元件31的制造方法制造包括具有如下描述配置的像素41的如下的固态成像元件31。
将参照图22到31B描述用在具有全局快门功能的固态成像元件31中的像素41的配置的示例。
更具体地，通过应用图5A和5B所示的像素41的结构，在此应用中在层间绝缘膜62-1和62-2中形成附加电容器59，可以实现具有所谓全局快门功能的固态成像元件31。通过使用全局快门功能，通过同时执行像素41的曝光（exposure）从所有像素41同时读取信号。
图22是示出像素41（以下由41F表示）的第七配置的示例的电路图。
如图22所示，像素41F包括PD51、传输晶体管52、放大晶体管53、选择晶体管54、重置晶体管55、FD57、电容器58、放电晶体管81、薄膜晶体管82以及电容器83。
像素41F配置如下。PD51的阳极端子接地，并且PD51的阴极端子通过传输晶体管52连接到FD57并且还通过放电晶体管81连接到恒定电压源VDD。FD57通过电容器58接地，并且通过重置晶体管55连接到恒定电压源VDD并且还通过薄膜晶体管82连接到放大晶体管53的栅极。薄膜晶体管82和放大晶体管53的栅极之间的节点通过电容器83连接到电源VCS。放大晶体管53的一端连接到恒定电压源VDD，并且放大晶体管53的另一端通过选择晶体管54连接到与恒定电流源60相连的垂直信号线43。
水平信号线42T连接到传输晶体管52的栅极。水平信号线42S连接到选择晶体管54的栅极。水平信号线42R连接到重置晶体管55的栅极。水平信号线42ABG连接到放电晶体管81的栅极，并且水平信号线42STR连接到薄膜晶体管82的栅极。
即，像素41F与图4所示的像素41存在以下几点不同。布置薄膜晶体管82（开关元件）从而使得FD57和放大晶体管53连接或断开。电容器83的一端连接到薄膜晶体管82和放大晶体管53之间的节点，电容器83的另一端连接到电源VCS。此外，布置放电晶体管81从而释放PD51中存储的电子。
如上所述配置像素41F。在其中有多个像素41F的固态成像元件31中，其中像素41F排布在矩阵形式的像素矩阵32中，在所有像素41F中从PD51向FD57同时传送电子从而实现全局快门功能。然后，电子从FD57通过薄膜晶体管82传送到电容器83并存储在电容器83中。然后，在要从中读取像素信号的像素41F中，输出表示对应于电容器83中存储的电子的电平，即表示对应于下述电子的电平的信号：作为光电转换的结果已经在PD51中产生并且传送到FD57，并且随后已经传送到电容器83。
下面参照图23A和23B描述像素41F的结构。图23A示出像素41F的FD57和周围组件的截面配置的示例。图23B示出像素41F的布线层的平面配置的例子。在图23A和23B中，与图5A和图5B相同的组件用类似的标号表示，并且因此省略对其的说明。
正如在图5A和5B中所示的像素41，在像素41F中，层间绝缘膜62-1和62-2顺序堆叠在硅衬底61上，并且布线层形成在层间绝缘膜62-1和62-2之间。置于布线层中的电容器83如参照图5B讨论的附加电容器59以梳状形成。然而，如图22所示，像素41F与像素41不同之处在于FD57通过薄膜晶体管82连接到电容器83，并且放大晶体管53连接到电容器83。
更具体地，FD57通过接触导通孔65连接到层间绝缘膜62-1和62-2之间形成的布线层中的金属布线66。金属布线66的一端连接到重置晶体管55，并且金属布线66的另一端连接到形成在布线层中的薄膜晶体管82的一端。形成电容器83的一个电极83A连接到薄膜晶体管82的另一端。电极83A还连接到放大晶体管53，并且形成电容器83的另一个电极83B连接到电源VCS。
如图23B所示，形成薄膜晶体管83的一对电极83A和83B形成所谓的梳状，并且对应于电极59A的梳状的齿的布线部分和对应于电极59B的梳状的齿的布线部分以之间预定的间距交替分布。这些布线部分起到在其中存储电子的电容器的作用。电容器83具有特定的区并且形成在某区域中，从上俯视电容器83在该区域内与PD51重叠。
如上所述配置像素41F。在垂直驱动电路33的控制下驱动薄膜晶体管82，从而使FD57与电容器83连接或断开。例如，将电子从PD51传送到FD57之后，薄膜晶体管82导通，由此将FD57中存储的电子传送到电容器83。此时，连接到电极83B的电源VCS具有高电平，使电极83A中的电平升高，从而将FD57中存储的电子传送到电容器83。电源VCS的电压可以升高到在0V和恒定电压源VDD之间范围的合适的值。
如上所述，在具有全局快门功能的固态成像元件31中，存储从所有像素41F的PD51同时传送的电子的电容器83形成在置于硅衬底61上的布线层中，布线层和硅衬底61之间有层间绝缘膜62-1。在形成有电容器83的同一布线层中还形成有薄膜晶体管82。以这种方式，通过使薄膜晶体管82和电容器83形成在同一布线层，相比薄膜晶体管82和电容器83形成在硅衬底61中的结构，确保PD51具有更大的面积。因此，PD51的光转换效率得以保持。
图24是示出通过使用第六驱动方法驱动像素41F的驱动时序的示例的时序图。第六方法是用于通过执行全局快门操作读取信号的方法。每个信号可以取两个值（即，高电平和低电平）中的一个值。
在时间T1，为了同时重置像素41F的所有的行，垂直驱动电路33使重置信号RST、连接信号STR以及放电信号ABG具有高电平从而重置像素41F的所有行的PD51、FD57以及电容器83。
通过水平信号线42STR将连接信号STR提供给薄膜晶体管82。当连接信号STR具有高电平时，薄膜晶体管82导通，由此使FD57和电容器83连接。通过水平信号线42R将重置信号RST提供给重置晶体管55。当重置信号具有高电平时，重置晶体管55导通，由此重置FD57和电容器83。通过水平信号线42ABG将放电信号ABG提供给放电晶体管81。当放电信号ABG具有高电平时，放电晶体管81导通，由此将PD51中存储的电子释放到恒定电压源VDD。
在时间T2，对于像素41F的所有行，垂直驱动电路33同时使重置信号RST、连接信号STR以及放电信号ABG具有低电平，由此使像素41F的所有行的重置晶体管55、薄膜晶体管82和放电晶体管81同时截止。由此操作，完成PD51、FD57和电容器83的重置，并且在像素41F的所有行中PD51的曝光开始。
在时间T3，对于像素41F的所有行，垂直驱动电路33同时使重置信号RST和连接信号STR具有高电平。在时间T4，对于像素41F的所有行，垂直驱动电路33同时使重置信号RST和连接信号STR具有低电平。由此操作，重置晶体管55和薄膜晶体管82导通，并且主要由于在曝光期间泄漏电流产生的电子被从FD57和电容器83释放。
在时间T5，对于像素41F的所有行，垂直驱动电路33同时使要通过水平信号线42T提供给传输晶体管52的传输信号TX具有高电平，由此使传输晶体管52导通。由此操作，像素41F的曝光完成，并且在像素41F的所有行中，PD51中存储的电子同时传送到FD57。在所有的像素41F中同时进行该传送操作，由此实现全局快门操作。
在时间T6，对于像素41F的所有行，垂直驱动电路33同时使传输信号TX具有低电平，使得传输晶体管52截止，由此电子的传送结束。
在时间T7，对于像素41F的所有行，垂直驱动电路33同时使要通过水平信号线42STR提供到薄膜晶体管82的连接信号STR具有高电平，由此通过薄膜晶体管82连接FD57和电容器83。此时，垂直驱动电路33使连接到电容器83的与电容器83连接到薄膜晶体管82那端相对的一端（图23A和23B中的电极83B）的电源VCS的电势在时间T6到T9期间具有高电平。由此操作，形成电势从而使得电子从FD57传送到电容器83。
在时间T7，对于像素41E的所有行，垂直驱动电路33同时使要通过水平信号线42ABG提供给放电晶体管81的放电信号ABG具有高电平。在时间T7后，放电信号ABG保持高电平，并且作为光电转换结果在PD51中产生的电子被连续释放到恒定电压源VDD，由此避免不必要的（unnecessary）电子存储在PD51中。
在时间T8，对于像素41E的所有行，垂直驱动电路33同时使要通过水平信号线42STR提供给薄膜晶体管82的连接信号具有低电平，由此电子从FD57到电容器83的传送结束。
在时间T1到T8时间段的操作是对于所有的像素41E同时执行的，并且在所有像素41E中产生的电子存储在电容器83中。然后，按行从像素41F读取信号。例如，时间T9到T12的时间段是像素41F的第一行的读取期间，且时间T13到T16的时间段是像素41F的第二行的读取期间。以这种方式，从像素41F顺序读取信号，直到像素41F的最后一行。
在时间T9，垂直驱动电路33使要通过水平信号线42S提供给选择晶体管54的选择信号SEL对于像素41F的第一行具有高电平，由此允许信号从像素41F通过垂直信号线43输出到水平驱动电路34。然后，在输出电压稳定之后，水平驱动电路34的检测器检测出表示对应于电容器83中存储的电子的电平的信号，该信号被检测为检测值D1。
在时间T10，对于像素41F的第一行，垂直驱动电路33使重置信号RST和连接信号STR具有高电平，由此使重置晶体管55和薄膜晶体管82导通。由此操作，FD57和电容器83中存储的电子释放到恒定电压源VDD，由此重置FD57和电容器83。
在时间T11，垂直驱动电路33使重置信号RST和连接信号STR具有低电平，使得重置晶体管55和薄膜晶体管82截止，由此结束FD57和电容器83的重置。然后，在输出电压稳定后，水平驱动电路34的检测器检测到表示电容器83的重置电平的信号，该信号被检测为检测值D2。
在时间T12，垂直驱动电路33使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有低电平。由此操作，对像素41F的第一行的读出期间完成。
以这种方式，从时间T9到T12的时间段是对像素41F的第一行的读出期间，并且表示检测值D1和检测值D2之间差的信号被作为输出信号Sig从水平驱动电路34输出，该输出信号Sig表示对应于作为光电转换结果在PD51中产生的电子的电平。
随后，如在从时间T9到T12的时间段，从T13到T16的时间段是对于像素41F的第二行的读出期间，并且表示对应于在像素41F的第二行的PD51中生成的电子的电平的信号被作为输出信号Sig输出。之后，对于像素41F的所有行执行类似于上述的操作，由此从所有像素41F输出像素信号。
如上所述，在包括像素41F的固态成像元件31中可以实现全局快门操作。
图25是示出像素41（以下由41G表示）的第八配置的示例的电路图。
在图25所示的像素41G中，执行如下的相关双采样（CDS）操作。在读取指示重置信号的信号之后，读取表示对应于传送到PD51的电子的电平的信号，由此计算像素信号。
如在图22所示的像素41F中，图25所示的像素41G包括PD51、传输晶体管52、放大晶体管53、选择晶体管54、重置晶体管55、FD57、电容器58、放电晶体管81、薄膜晶体管82以及电容器83。然而，像素41G不同于像素41F在于像素41G包括薄膜晶体管84和电容器85。
如在薄膜晶体管82和电容器83中，薄膜晶体管84和电容器85形成在层间绝缘膜62-1和62-2之间（图23A）。
布置薄膜晶体管84从而使得薄膜晶体管82和电容器83之间的节点与放大晶体管53的栅极连接或断开。薄膜晶体管84和放大晶体管53之间的节点连接到电容器85的一端，并且通过重置晶体管55连接到恒定电压源VDD。水平信号线42STR1连接到薄膜晶体管82的栅极。水平信号线42CS连接到电容器85的另一端。
如上所述配置像素41G。在其中有多个像素41G的固态成像元件31中，其中像素41G排布在矩阵形式的像素矩阵32中，从所有像素的PD51向FD57中同时传送电子从而实现全局快门功能。然后，电子从FD57通过薄膜晶体管82传送到电容器83并存储在电容器83中。然后，在要从中读取像素信号的像素41G中，在输出表示电容器85的重置电平的信号之后，将电子通过薄膜晶体管84从电容器83传送到电容器85，并且输出指示对应于电容器85中存储的电子的电平的信号。
图26是示出通过使用第七驱动方法驱动像素41G的驱动时序的示例的时序图。
在时间T1，为了同时重置像素41G的所有的行，垂直驱动电路33使重置信号RST、放电信号ABG、连接信号STR1以及连接信号STR2具有高电平从而重置PD51、FD57、电容器83以及电容器85。
通过水平信号线42STR1将连接信号STR1提供给薄膜晶体管82。当连接信号STR1具有高电平时，薄膜晶体管82导通，由此使FD57和电容器83连接。通过水平信号线42STR2将连接信号STR2提供给薄膜晶体管84。当连接信号STR2具有高电平时，薄膜晶体管84导通，由此使电容器83和电容器85连接。
通过水平信号线42R将重置信号RST提供给重置晶体管55。当重置信号RST具有高电平时，重置晶体管55导通，由此重置FD57、电容器83以及电容器85。通过水平信号线42ABG将放电信号ABG提供给放电晶体管81。当放电信号ABG具有高电平时，放电晶体管81导通，由此将PD51中存储的电子释放到恒定电流源VDD。
在时间T2，垂直驱动电路33使重置信号RST、放电信号ABG、连接信号STR1以及连接信号STR2具有低电平，由此使重置晶体管55、放电晶体管81、薄膜晶体管82以及薄膜晶体管84截止。由此操作，完成像素41G的所有行的PD51、FD57、电容器83以及电容器85的重置，并且在像素41G的所有行中开始PD51的曝光。
在时间T3，对于像素41G的所有行，垂直驱动电路33同时使重置信号RST、连接信号STR1以及连接信号STR2具有高电平。在时间T4，对于像素41G的所有行，垂直驱动电路33同时使重置信号RST、连接信号STR1和连接信号STR2具有低电平。由此操作，重置晶体管55、薄膜晶体管82以及薄膜晶体管84导通，并且主要由于在曝光期间泄漏电流产生的电子被从FD57、电容器83和电容器85释放。
正如图24所示的时间T5到T8期间，从时间T5到T8时间段的操作对于像素41G的所有行是同时执行的，并且PD51中生成的电子传送到FD57并进一步传送到电容器83。然后，按行从像素41G顺序读取信号。图26示出驱动一行的像素41G的驱动时序。在从时间T6到T9期间，垂直驱动电路33使电源VCS的电势具有高电平。由此操作，形成使得电子从FD57传送到电容器83的电势，由此将电子从FD57传送到电容器83。
在时间T9，垂直驱动电路33使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有高电平，由此允许信号从像素41G通过垂直信号线43输出到水平驱动电路34。与此同时，垂直驱动电路33使重置信号RST具有高电平，由此使重置晶体管55导通。由此操作，电容器85中存储的电子释放到恒定电压源VDD，由此重置电容器85。
在时间T10，垂直驱动电路33使重置信号RST具有低电平，使得重置晶体管55截止，由此结束电容器85的重置。然后，在输出电压稳定之后，水平驱动电路34的检测器检测到表示电容器85的重置电平的信号，该信号被检测为检测值D1。
在时间T11，垂直驱动电路33使要通过水平信号线42STR2提供给薄膜晶体管84的连接信号STR2具有高电平，从而通过薄膜晶体管84连接电容器83和电容器85。在时间T10到T13的时间段，垂直驱动电路33使水平信号线42CS的电势具有高电平，水平信号线42S连接到电容器85的与电容器85连接到薄膜晶体管84的那端相对的一端。由此操作，电容器85（放大晶体管53的栅极）的电压变得比电容器83的电压高，由此将电容器83中存储的电子传送到电容器85。
在时间T12，垂直驱动电路33使要通过水平信号线42STR2提供给薄膜晶体管84的连接信号STR2具有低电平，由此结束电子从电容器83向电容器85的传送。然后，在输出电压稳定之后，由水平驱动电路34的检测器检测到表示对应于电容器85中存储的电子的电平的信号，该信号被检测为检测值D2。
在时间T13，垂直驱动电路33使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有低电平。然后，对于像素的该行的读出期间完成。之后，像素41G的随后的行经受（subjected to）读出操作，并且重复从时间T9到T13期间的操作。以这种方式，从所有像素41G读取信号。
如上所述，在像素41G中，在重置连接到放大晶体管53的栅极的电容器85之后，顺序执行对指示电容器85的重置电平的信号的读取和对指示对应于在PD51中生成的电子的电平的信号的读取。这使得包括像素41G的固态成像元件31有可能执行相关双采样（CDS）造作，以及实现全局快门操作，由此减少执行重置时的噪音。
图27是示出像素41（以下由41H表示）的第九配置的示例的电路图。
如图27所示，像素41H包括两个像素41H-1和41H-2。如在图9所示的像素41A中，像素41H是包括放大晶体管53、选择晶体管54以及重置晶体管55的两像素共享结构。
像素41H-1包括PD51-1、传输晶体管52-1、FD57-1、电容器58-1、放电晶体管81-1、薄膜晶体管82-1、电容器83-1以及薄膜晶体管86-1。
在像素41H-1中，PD52-2的阳极端子接地，并且PD51-1的阴极端子通过传输晶体管52-1连接到FD57-1并且还通过放电晶体管81-1连接到恒定电压源VDD。FD57-1通过电容器58-1接地，并且通过薄膜晶体管82-1和薄膜晶体管86-1连接到放大晶体管53的栅极。薄膜晶体管82-1和薄膜晶体管86-1之间的节点通过电容器83-1连接到电源VCS，并且薄膜晶体管86-1和放大晶体管53之间的节点通过重置晶体管55连接到恒定电压源VDD。
水平信号线42T-1连接到传输晶体管52-1的栅极，并且水平信号线ABG-1连接到放电晶体管81-1的栅极。水平信号线42STR-1连接到薄膜晶体管82-1的栅极，并且水平信号线42STR2-1连接到薄膜晶体管86-1的栅极。
像素41H-2包括PD51-2、传输晶体管52-2、FD57-2、电容器58-2、放电晶体管81-2、薄膜晶体管82-2、电容器83-2以及薄膜晶体管86-2。像素41H-2的连接配置与像素41H-1的连接配置类似。
以这种方式，像素41H-1和41H-2包括在其中存储分别在PD51-1和51-2中产生的电荷的电容器83-1和83-2，并且如图22的像素41F实现全局快门操作。
图28是示出通过使用第八驱动方法驱动像素41H的驱动时序的示例的时序图。
在时间T1，为了同时重置像素41F的所有的行，垂直驱动电路33使重置信号RST、放电信号ABG1和ABG2，连接信号STR1-1和STR2-1以及连接信号STR1-2和STR2-2具有高电平从而同时重置像素41H的所有行的PD51-1和51-2、FD57-1和57-2以及电容器83-1和83-2。
使重置信号RST和连接信号STR1-1和STR2-1具有高电平，使得重置晶体管55和薄膜晶体管82-1和86-1导通，由此使FD57-1和电容器83-1重置。类似地，使重置信号RST和连接信号STR1-2和2-2具有高电平，使得重置晶体管55和薄膜晶体管82-2和86-2导通，由此重置FD57-2和电容器83-2。此外，使放电信号ABG1和ABG2具有高电平，使得放电晶体管81-1和81-2导通，由此将PD51-1和51-2中存储的电子释放到恒定电压源VDD。
在时间T2，垂直驱动电路33使重置信号RST、放电信号ABG1和ABG2、连接信号STR1-1和STR2-1以及连接信号STR1-2和STR2-1具有低电平，由此使重置晶体管55、放电晶体管81-1和81-2以及薄膜晶体管82-1和82-2截止。由此操作，完成PD51-1和51-2、FD57-1和57-2以及电容器83-1和83-2的重置，并且同时开始像素41H的所有行的PD51-1和51-2的曝光。
在时间T3，对于像素41H的所有行，垂直驱动电路33同时使重置信号RST、连接信号STR1-1和STR2-1以及连接信号STR1-2和STR2-2具有高电平。在时间T4，对于像素41H的所有行，垂直驱动电路33同时使重置信号RST、连接信号STR1-1和STR2-1，以及连接信号STR1-2和STR2-2具有低电平。由此操作，主要由于泄露电流而在FD57-1和57-2中生成的电子从FD57-1和57-2以及电容器82-1和82-2释放出。
在时间T5，对于像素41H的所有行，垂直驱动电路33同时使要分别通过水平信号线42T-1和42T-2提供给传输晶体管52-1和52-2的传输信号TX1和TX2具有高电平，由此使传输晶体管52-1和52-2导通。由此操作，像素41H的曝光完成，并且在像素41H的所有行中，PD51-1和51-2中存储的电子分别同时地传送到FD57-1和FD57-2。在所有的像素41H中同时进行该传送操作，由此实现全局快门操作。
在时间T6，对于像素41H的所有行，垂直驱动电路33同时使传输信号TX1和TX2具有低电平，使得传输晶体管52-1和52-2截止，由此结束电子的传送。
在时间T7，对于像素41H的所有行，垂直驱动电路33同时使要分别通过水平信号线42STR-1和42STR-2提供到薄膜晶体管82-1和82-2的连接信号STR1-1和STR1-2具有高电平。由此操作，FD57-1和电容器83-1通过薄膜晶体管82-1彼此连接，并且FD57-2和电容器83-2通过薄膜晶体管82-2彼此连接。
同时，在时间T6到T9的时间段，垂直驱动电路33使电源VCS的电势具有高电平。在像素41H-1中，电源VCS连接到电容器83-1的与电容器83-1连接到薄膜晶体管82-1那端相对的一端。在像素41H-2中，电源VCS连接到电容器83-2的与电容器83-2连接到薄膜晶体管82-2那端相对的一端。
由此操作，连接到电源VCS的电容器83-1的一端的电压得以提高，由此将FD57-1中存储的电子释放到电容器83-1。类似地，连接到电源VCS的电容器83-2的一端的电压得以提高，由此将FD57-2中存储的电子释放到电容器83-2。
在时间T7，对于像素41H的所有行，垂直驱动电路33同时使要分别通过水平信号线42ABG-1和42ABG-2提供给放电晶体管81-1和81-2的放电信号ABG1和ABG2具有高电平。在时间T7后，放电信号ABG1和ABG2保持高电平，并且作为光电转换结果在PD51-1和51-2中产生的电子被连续释放到恒定电压源VDD，由此避免不必要的电子存储在PD51-1和51-2中。
在时间T8，对于像素41H的所有行，垂直驱动电路33同时使要分别通过水平信号线42STR-1和42STR-2提供给薄膜晶体管82-1和82-2的连接信号STR1-1和STR1-2具有低电平，由此电子从FD57-1和57-2分别到电容器83-1和83-2的传送结束。
在时间T9，垂直驱动电路33使电源VCS具有低电平。时间T9之前的操作是对所有像素41H执行的，并且PD51中生成的电子保持存储在关联的电容器83中。
在时间T10，垂直驱动电路33使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有高电平。由此操作，信号准备就绪被从像素41H通过垂直信号线43输出到水平驱动电路34。在时间T10，垂直驱动电路33还使重置信号RST具有高电平，由此导通重置晶体管55。由此操作，不必要的电子被从薄膜晶体管86-1和86-2与放大晶体管53的栅极之间的节点释放出。
在时间T11，垂直驱动电路33使重置信号RST具有低电平，还使要通过水平信号线提供给薄膜晶体管86-1的连接信号STR2-1具有高电平。由此操作，电容器83-1与放大晶体管53的栅极连接，由此从放大晶体管53输出表示对应于电容器83-1中存储的电子的电平的信号。然后，在输出电压稳定后，水平驱动电路34的检测器检测到表示对应于电容器83-1中存储的电子的电平的信号，该信号被检测为检测值D1-1。
在时间T12，垂直驱动电路33使重置信号RST具有高电平，由此导通重置晶体管55。由此操作，电容器83-1中存储的电子被释放到恒定电压源VDD，并且电容器83-1被重置。
在时间T13，垂直驱动电路33使重置信号RST具有低电平，因此结束电容器83-1的重置。然后，在输出电压稳定之后，水平驱动电路34的检测器检测到表示电容器83-1的重置电平的信号，该信号被检测为检测值D2。
然后，指示在时间T11之后检测到的检测值D1-1和在时间T13之后检测到的检测值D2-1之间差的信号，即表示对应于PD51-1中产生的电子的电平的输出信号Sig1被作为像素41H-1的像素信号检测到。
在时间T14，垂直驱动电路33使要通过水平信号线42STR2-1提供给薄膜晶体管86-1的连接信号STR2-1具有低电平，由此使电容器83-1从放大器53的栅极断开。同时，垂直驱动电路33使重置信号RST具有高电平，由此从放大晶体管53的栅极和电容器86-1之间的节点释放不需要的电子。
在时间T15，垂直驱动电路33使重置信号RST具有低电平，并且同时使要通过水平信号线42STR-2提供给薄膜晶体管86-2的连接信号STR2-2具有高电平，由此连接电容器83-2和放大晶体管53的栅极。然后，从放大晶体管53输出表示对应于电容器83-2中存储的电子的电平的信号。然后，在输出电压稳定之后，由水平驱动电路34的检测器检测出表示对应于电容器83-2中存储的电子的电平的信号，该信号被检测为检测值D1-2。
在时间T16，垂直驱动电路33使重置信号RST具有高电平，从而导通重置晶体管55。由此操作，电容器83-2中存储的电子被释放到恒定电压源VDD，由此重置电容器83-2。
在时间T17，垂直驱动电路33使重置信号RST具有低电平，由此结束电容器83-2的重置。然后，在输出电压稳定之后，由水平驱动电路34的检测器检测到表示电容器83-2的重置电平的信号，该信号被检测为检测值D2-2。
然后，表示在时间T15之后检测到的检测值D1-2和在时间T17之后检测到的检测值D2-2之间差的信号，即表示对应于PD51-2中产生的电子的电平的输出信号Sig2被作为像素41H-2的像素信号检测到。
在时间T18，垂直驱动电路33使要通过水平信号线42STR-2提供给薄膜晶体管86-2的连接信号STR2-2具有低电平，并且同时，使要通过水平信号线42S提供给选择晶体管54的选择信号SEL具有低电平。然后，对像素该行的读出期间完成。之后，像素41H随后的行经受读取操作，并且重复从时间T10到T18的操作。以这种方式，从所有像素41H读取信号。
如上所述，在像素41H中，像素41H、放大晶体管53、选择晶体管54以及重置晶体管55被用于像素41H-1和41H-2两者。由此结构，可以减小布置晶体管的面积。因此，可以确保PD51的较大的面积，由此提高光电转换效率。
像素41H没有被配置来执行CDS操作。然而，如在图25所示的像素41G中，可布置薄膜晶体管84和电容器85，并且可以驱动时序驱动像素41H，例如图26所示，由此使得有可能执行CDS操作。
图29是示出像素41（以下由41J表示）的第十配置的示例的电路图。
如图29所示，像素41J包括PD51、传输晶体管52、放大晶体管53、选择晶体管54、重置晶体管55、薄膜晶体管56、FD57、电容器58、附加电容器59、放电晶体管81、薄膜晶体管82以及电容器83。即，像素41J由图22所示像素41F的配置和图4所示的像素41的配置的组成形成。在图4所示的像素41中，电子存储在FD57中包括的电容器58和通过薄膜晶体管56连接到FD57的附加电容器59中。
配置像素41J如下。PD51的阳极端子接地，并且PD51的阴极端子通过传输晶体管52连接到FD57并且还通过放电晶体管81连接到恒定电压源VDD。FD57通过电容器58接地，并且通过重置晶体管55连接到恒定电压源VDD，并且还通过薄膜晶体管82连接到放大晶体管53的栅极。
薄膜晶体管82和放大晶体管53的栅极之间的节点通过电容器83连接到电源VCS。该节点还通过薄膜晶体管56连接到附加电容器59的一端，并且附加电容器59的另一端接地。放大晶体管53的一端连接到恒定电压源VDD，并且放大晶体管53的另一端通过选择晶体管54连接到与恒定电流源60相连的垂直信号线43。
水平信号线42T连接到传输晶体管52的栅极，水平信号线42S连接到选择晶体管54的栅极。水平信号线42R连接到重置晶体管55的栅极。水平信号线42ABG连接到放电晶体管81的栅极。水平信号线42STR1连接到薄膜晶体管82的栅极，水平信号线STR2连接到薄膜晶体管56的栅极。
即，像素41J与图22所示的像素41F的不同之处在于，附加电容器59可以通过薄膜晶体管56连接到薄膜晶体管82和放大晶体管53的栅极之间的节点。
如在图22中所示的像素41F中，在如上所述配置的像素41J中可以实现全局快门功能。此外，如在图4所示的像素41中，使连接到放大晶体管53的栅极和电容器83之间节点的存储电容器的电容为可变的。更具体地，在像素41J中，PD51中产生的电子可以被存储在形成电容器83的存储电容器中或被存储在通过将附加电容器59连接到电容器83形成的存储电容器中。即，在包括像素41J的固态成像元件31中，有可能凭借全局快门功能获得无失真的图像，并且获得具有更大动态范围的图像。
下面参照图30A和30B描述像素41J的结构。图30A示出像素41J在硅衬底上布局的示例。图30B示出像素41J的布线层的平面配置的示例。
如图30A所示，PD51通过传输晶体管52连接到FD57。重置晶体管55邻近FD57布置。放电晶体管81连接到PD51。放大晶体管53邻近重置晶体管55布置，并且选择晶体管54邻近放大晶体管53布置。这形成用作输出缓冲器的源极输出电路。良好的接触67形成在远离选择晶体管54的位置。
如图30B所示，形成电容器83的一对电极83A和83B形成为梳状，并且对应于电极83A的梳状的齿的布线部分和对应于电极83B的梳状的齿的布线部分以之间预定的间距交替分布。类似地，形成电容器59的一对电极59A和59B形成为梳状，并且对应于电极59A的梳状的齿的布线部分和对应于电极59B的梳状的齿的布线部分以之间预定的间距交替分布。电容器83和附加电容器59具有特定的区，并且形成在某区域中，从上俯视电容器83和附加电容器59在该区域内与PD51重叠。
连接到FD57的金属布线66通过薄膜晶体管82连接到形成电容器83的电极83A，并且形成电容器83的另一电极83B连接到电源VCS。电极83A还连接到放大晶体管53，并且通过薄膜晶体管56连接到形成附加电容器59的电极59A。形成附加电容器59的另一电极59B接地。
如上所述配置像素41J。在包括像素41J的固态成像元件31中，有可能凭借全局快门功能获得没有失真的图像，并且还获得具有更大动态范围的图像。
图31A和31B示出像素41（以下由41K表示）的第十一配置的示例。图31A示出像素41K的FD57和周围组件的截面配置的示例。图31B示出像素41K的布线层的平面配置的示例。在图31A和31B中，与图23A和23B所示的像素41F相同的组件由类似的标号表示，并且省略对其的说明。
像素41K具有类似于图22所示像素41F的电路配置，并且包括多层的电容器83’，而不是梳状电容器83。即，在像素41K中，FD57通过薄膜晶体管82连接到多层的电容器83’和放大晶体管53。
如图31A所示，通过使绝缘膜83C被夹在平坦形状的一对电极83A’和83B’之间形成电容器83’。以这种方式，通过使用多层的电容器83’，电容提高到比使用梳状电容器83时更高的级别。这使得像素41K有可能处理更大量的光。
上述固态成像元件31可以用于多种电子设备，诸如成像系统，例如静态式数字照相机和数字摄像机，包括成像功能的蜂窝电话，以及包括成像功能的其他设备。
图32是示出安装在电子设备中的成像装置101的配置的示例的框图。
如图32所示，成像装置101包括光学系统102、成像元件103以及数字信号处理器（DSP）104。DSP104、显示单元105、操作系统106、存储器108、记录单元109以及电源系统110通过总线107彼此连接。由此配置，成像装置101可以捕获静态图像和运动的画面。
光学系统102包括一个或多个镜头，并且将图像光（入射光）从主体（subject）聚焦到成像元件103并在成像元件103的光接收表面（传感器）形成图像。
正如成像元件103，使用包括具有一种上述配置的像素41的固态成像元件31。根据光穿过光学系统102之后形成在成像元件103的光接收表面上的图像，在特定期间在成像元件103中存储电子。然后，向DSP104提供与成像元件103中存储的电子对应的信号。
DSP104对由成像元件103提供的信号执行各种信号处理操作从而获得图像，并且将表示图像的数据临时存储在存储器108中。存储在存储器108中的数据被记录在记录单元109，或被提供给显示单元105并且相应的图像被显示。操作系统106接收来自用户的各种操作并将操作信号提供给各个块。电源系统110提供驱动成像装置101的各个块所需的功率。
在如上述配置的成像装置101中，如成像元件103，使用了上述固态成像元件31，由此使得有可能获得具有更大的动态范围的高质量图像。
根据本发明的实施例的固态成像元件的配置可用于背照式感光CMOS固态成像元件、前照式感光CMOS固态成像元件以及电荷耦合器件（CCD）固态成像元件。
下述配置可应用于这里公开的内容：
（1）
包括多个像素的成像元件，多个像素的每个像素包括：
光电转换器，布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷；
存储单元，具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷；
电容器，与硅衬底之间用层间绝缘薄膜隔开布置，光电传感器和存储单元形成在硅衬底内；以及
连接单元，与硅衬底之间用层间绝缘膜隔开布置，并被配置以连接存储单元和电容器。
（2）
根据（1）的成像元件，其中驱动成像元件使得在多个像素中同时执行电荷从光电传感器到存储单元的传送，并且存储单元中存储的电荷通过连接单元传送到电容器并被保留在电容器中。
（3）
根据（1）或（2）的成像元件，多个像素的每个像素还包括：
第二电容器，与硅衬底之间用层间绝缘膜隔开布置；以及
第二连接单元，与硅衬底之间用层间绝缘膜隔开布置，并被配置以连接电容器和第二电容器，
其中，在读取表示第二电容器的重置电平的信号之后，将电荷通过第二连接单元从电容器传送到第二电容器并且读取表示对应于第二电容器中存储的电荷的电平的信号。
（4）
根据（1）到（3）之一的成像元件，其中对于多个像素的所有像素配置输出单元，输出单元被配置以输出表示对应于电容器中存储的电荷的电平的信号。
（5）
根据（1）到（4）之一的成像元件，多个像素的每个像素还包括：
附加电容器，被配置以在除了存储电荷的存储单元以外还在该附加电容器中存储电荷；以及
连接/断开单元，被配置以使存储单元和附加电容器连接或断开，
其中附加电容器和连接/断开单元形成在与硅衬底之间用层间绝缘膜隔开布置的布线层内，光电转换器形成在硅衬底内。
（6）
根据（1）的成像元件，其中：
电容器是被配置以在除了存储电荷的存储单元以外还在其中存储电荷的附加电容器；以及
驱动连接单元从而使得在从像素读取信号的读出期间存储单元和附加电容器连接或断开。
（7）
根据（6）的成像元件，其中，在从像素读取信号的读出期间，在连接单元连接存储单元和附加电容器的状态下读取信号，并且在连接单元没有连接存储单元和附加电容器的状态下读取信号。
（8）
根据（6）或（7）的成像元件，其中要由光电传感器接收的光投射到硅衬底的背面，与硅衬底的、在其上堆叠有布线层的面相对。
（9）
根据（6）到（8）之一的成像元件，其中存储单元被用于多个像素的所有像素。
（10）
根据（6）到（9）之一的成像元件，其中多个电容器通过多个关联的连接单元连接到存储单元。
（11）
根据（6）到（10）之一的成像元件，其中在硅衬底和连接单元之间形成挡光膜，光电传感器形成在硅衬底内。
（12）
根据（1）到（11）之一的成像元件，其中电容器包括一对形成为梳状的电极并且电极具有布线部分，一个电极的布线部分和另一个电极的布线部分以之间预定的间隔交替布置。
（13）
根据（1）到（11）之一的成像元件，其中电容器包括一对平坦的、彼此相对的电极，并且这对电极将绝缘膜夹在中间。
本发明公开的内容包括涉及在于2011年6月30日向日本专利局提交的日本优先权专利申请JP 2011-145563和于2011年12月7日向日本专利局提交的日本优先权专利申请JP 2011-267559中公开的内容的保护主题，上述全部内容通过引用被并入于此。
本领域的技术人员应该理解在所附权利要求或其等同物的范围之内，取决于设计需要或其他因素可以出现各种修改、组合、子组合以及变型。

Claims (20)

1.一种包括多个像素的成像元件，所述多个像素的每个像素包括：
光电转换器，布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷；
存储单元，具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷；
电容器，与硅衬底之间用层间绝缘薄膜隔开布置，光电传感器和存储单元形成在硅衬底内；以及
连接单元，与硅衬底之间用层间绝缘膜隔开布置，并被配置以连接存储单元和电容器。
2.根据权利要求1所述的成像元件，其中驱动成像元件使得在多个像素中同时执行电荷从光电传感器到存储单元的传送，并且存储单元中存储的电荷通过连接单元传送到电容器并被保留在电容器中。
3.根据权利要求1所述的成像元件，多个像素的每个像素还包括：
第二电容器，与硅衬底之间用层间绝缘膜隔开布置；以及
第二连接单元，与硅衬底之间用层间绝缘膜隔开布置，并被配置以连接所述电容器和第二电容器，
其中，在读取表示第二电容器的重置电平的信号之后，将电荷通过第二连接单元从电容器传送到第二电容器并且读取表示对应于第二电容器中存储的电荷的电平的信号。
4.根据权利要求1所述的成像元件，其中对于多个像素的所有像素布置输出单元，该输出单元被配置为输出表示对应于电容器中存储的电荷的电平的信号。
5.根据权利要求1所述的成像元件，多个像素的每个像素还包括：
附加电容器，被配置以在除了存储电荷的存储单元以外还在该附加电容器中存储电荷；以及
连接/断开单元，被配置以使存储单元和附加电容器连接或断开，
其中附加电容器和连接/断开单元形成在与硅衬底之间用层间绝缘膜隔开布置的布线层内，光电转换器形成在硅衬底内。
6.根据权利要求1所述的成像元件，其中：
电容器是被配置以在除了存储电荷的存储单元以外还在其中存储电荷的附加电容器；以及
驱动连接单元以便在从像素读取信号的读出期间存储单元和附加电容器连接或断开。
7.根据权利要求6所述的成像元件，其中，在从像素读取信号的读出期间，在连接单元连接存储单元和附加电容器的状态下读取信号，并且在连接单元没有连接存储单元和附加电容器的状态下读取信号。
8.根据权利要求6所述的成像元件，其中要由光电传感器接收的光投射到硅衬底的背面，与硅衬底的、在其上堆叠有布线层的面相对。
9.根据权利要求6所述的成像元件，其中存储单元被用于多个像素的所有像素。
10.根据权利要求6所述的成像元件，其中多个电容器通过多个关联的连接单元连接到存储单元。
11.根据权利要求6所述的成像元件，其中在硅衬底和连接单元之间形成挡光膜，光电传感器形成在硅衬底内。
12.根据权利要求1所述的成像元件，其中电容器包括一对形成为梳状的电极并且电极具有布线部分，一个电极的布线部分和另一个电极的布线部分以之间预定的间隔交替布置。
13.根据权利要求1所述的成像元件，其中电容器包括一对平坦的、彼此相对的电极，并且这对电极将绝缘膜夹在中间。
14.一种用于成像元件的驱动方法，成像元件包括多个像素，多个像素的每个像素包括布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷的光电转换器，具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷的存储单元，与硅衬底之间用层间绝缘薄膜隔开布置的电容器，光电传感器和存储单元形成在硅衬底内，以及与硅衬底之间用层间绝缘膜隔开布置并被配置以连接存储单元和电容器的连接单元，
所述驱动方法包括：
驱动成像元件使得在多个像素中同时执行电荷从光电传感器到存储单元的传送，并且
通过连接单元将存储单元中存储的电荷传送到电容器并将电荷保留在电容器中。
15.一种用于成像元件的驱动方法，成像元件包括多个像素，多个像素的每个像素包括布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷的光电转换器，具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷的存储单元，与硅衬底之间用层间绝缘薄膜隔开布置的电容器，光电传感器和存储单元形成在硅衬底内，以及与硅衬底之间用层间绝缘膜隔开布置并被配置以连接存储单元和电容器的连接单元，
其中电容器是被配置以在除了存储电荷的存储单元以外还在其中存储电荷的附加电容器，
所述驱动方法包括：
在从像素读取信号的读出期间连接或断开存储单元和附加电容器。
16.根据权利要求15所述的驱动方法，其中成像元件具有如下的结构：要由光电传感器接收的光投射到硅衬底的背面，与硅衬底的、在其上堆叠有布线层的面相对。
17.一种成像元件的制造方法，成像元件包括多个像素，多个像素的每个像素包括布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷的光电转换器，具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷的存储单元，与硅衬底之间用层间绝缘薄膜隔开布置的电容器，光电传感器和存储单元形成在硅衬底内，以及与硅衬底之间用层间绝缘膜隔开布置并被配置以连接存储单元和电容器的连接单元，
所述制造方法包括：
在形成电容器的同时形成与硅衬底之间用层间绝缘膜隔开的布线层内的布线，光电传感器形成在硅衬底内。
18.根据权利要求17所述的制造方法，其中成像元件具有如下的结构：要由光电传感器接收的光投射到硅衬底的背面，与硅衬底的、在其上堆叠有布线层的面相对。
19.一种电子设备，包括：
包括多个像素的成像元件，
多个像素的每个像素包括
光电转换器，布置在多个像素的每个像素内并且被配置以生成与接收的光对应的电荷；
存储单元，具有预定的电容并且被配置以在其中存储从光电转换器传送的电荷；
电容器，与硅衬底之间用层间绝缘薄膜隔开布置，光电传感器和存储单元形成在硅衬底内；以及
连接单元，与硅衬底之间用层间绝缘膜隔开布置，并被配置以连接存储单元和电容器。
20.根据权利要求19所述的电子设备，其中成像元件具有如下的结构：要由光电传感器接收的光投射到硅衬底的背面，与硅衬底的、在其上堆叠有布线层的面相对。
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