CN102800654A - 用于集成电路对准的结构设计和方法 - Google Patents

用于集成电路对准的结构设计和方法 Download PDF

Info

Publication number
CN102800654A
CN102800654A CN2012100465635A CN201210046563A CN102800654A CN 102800654 A CN102800654 A CN 102800654A CN 2012100465635 A CN2012100465635 A CN 2012100465635A CN 201210046563 A CN201210046563 A CN 201210046563A CN 102800654 A CN102800654 A CN 102800654A
Authority
CN
China
Prior art keywords
zone
tube core
alignment mark
area
sealing ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012100465635A
Other languages
English (en)
Other versions
CN102800654B (zh
Inventor
陈宪伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102800654A publication Critical patent/CN102800654A/zh
Application granted granted Critical
Publication of CN102800654B publication Critical patent/CN102800654B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70625—Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70681—Metrology strategies
    • G03F7/70683—Mark designs
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

公开了用于图案对准的器件和方法。在一个实施例中，半导体器件包括管芯，包括：集成电路区域；围绕集成电路区域的装配隔离区域；以及围绕装配隔离区域的密封环区域。器件进一步包括：设置在密封环区域或装配隔离区域内的管芯对准标记。

Description

用于集成电路对准的结构设计和方法
技术领域
本发明涉及半导体领域，更具体地，涉及用于集成电路对准的结构设计和方法。
背景技术
半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小的尺寸以及更复杂的电路。通过对经图案化和未经图案化的层的序列进行图案化来制造半导体器件，并且关于连续图案化层的部件彼此空间相关。在制造期间，每个图案化层必须按精确度与先前图案化层对准。图案对准技术通常提供对准标记，从而实现总曝光区域对准。当技术节点继续减小时，已经意识到，这种对准技术不能提供在该区域内的期望对准。
发明内容
本发明提供了多个不同实施例。根据一个实施例，提供了一种半导体器件。半导体器件包括：管芯，包括集成电路区域；装配隔离区域，围绕集成电路区域；以及密封环区域，围绕装配隔离区域。该器件进一步包括：设置在密封环区域或装配隔离区域中的管芯对准(alignment)标记。
其中，管芯对准标记没有被设置在密封环区域或装配隔离区域的角部中。
其中，管芯对准标记包括临界尺寸均匀图案，临界尺寸均匀图案包括：有源OD层、多晶硅POLY层、接触CO层、金属Mx层、以及通孔Vx层。
其中，管芯对准标记包括：框中框对准图案。
其中，管芯对准标记包括：形成在有源OD层、多晶硅POLY层、和/或接触CO层中的至少一种套刻标记。
该器件进一步包括：划线，限定曝光区域的周界；以及曝光区域对准标记，被设置在限定曝光区域的周界的划线内。
该器件进一步包括：多个管芯对准标记，被设置在密封环区域或装配隔离区域内。
其中，设置在密封环区域内的多个管芯对准标记被交替地设置为与密封环区域的外部边缘以及密封环区域的内部边缘邻近。
其中，多个管芯对准标记没有被设置在密封环区域或装配隔离区域的角部中。
另一主要实施例提供了一种半导体器件，包括多个曝光区域、和在每个曝光区域内的多个管芯，其中，每个管芯包括：集成电路区域；装配隔离区域，围绕集成电路区域；以及密封环区域，围绕装配隔离区域。该器件进一步包括划线(scribe line)，限定每个曝光区域和每个管芯；用于每个曝光区域的曝光区域对准标记；以及用于每个管芯的管芯对准表面，将管芯对准标记设置在每个管芯的密封环区域或装配隔离区域内。
其中，管芯对准标记被设置在密封环区域或装配隔离区域的非角部中。
其中，管芯对准标记包括临界尺寸均匀图案或框中框对准图案中的一种，临界尺寸均匀图案包括：有源OD层、多晶硅POLY层、接触CO层、金属Mx层、以及通孔Vx层。
该器件进一步包括：多个管芯对准标记，被设置在每个管芯的密封环区域或装配隔离区域内，其中，多个管芯对准标记被设置在密封环区域或装配隔离区域的非角部中。
其中，设置在密封环区域内的多个管芯对准标记交替地被设置为与密封环区域的外部边缘以及密封环区域的内部边缘邻近。
又一主要实施例提供了一种方法，包括：提供半导体器件；在半导体器件上限定区域，其中，通过划线限定区域的周界；以及在该区域内限定管芯区域，其中，每个管芯区域包括集成电路区域、围绕集成电路区域的装配隔离区域，以及围绕装配隔离区域的密封环区域。方法进一步包括：在密封环区域或装配隔离区域内形成管芯对准标记。
其中，不在密封环区域或装配隔离区域的角部中形成管芯对准标记。
其中，形成管芯对准标记包括形成临界尺寸均匀图案或框中框对准图案中的一种，临界尺寸均匀图案包括：有源OD层、多晶硅POLY层、接触CO层、金属Mx层、以及通孔Vx层。
该方法进一步包括：形成用于限定曝光区域的周界的划线；以及形成曝光区域对准标记，曝光区域对准标记被设置在限定曝光区域的周界的划线内。
该方法进一步包括：在密封环区域或装配隔离区域内形成多个管芯对准标记，其中，不在密封环区域或装配隔离区域的角部中形成多个管芯对准标记。
该方法进一步包括：实施图案识别技术，从而将掩模与管芯对准标记对准；以及将半导体器件曝光，从而形成集成电路区域。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了根据本发明的各种实施例的晶圆的俯视图。
图2示出了根据本发明的各种实施例的图1的晶圆的一部分的放大俯视图。
图3A-3F示出了根据本发明的各种实施例的曝光区域的俯视图。
图4示出了根据本发明的各种实施例的框中框(box-in-box)对准图案。
图5A和图5B示出了根据本发明的各种实施例的管芯对准标记的临界尺寸均匀图案。
图6A和图6B示出了根据本发明的各种实施例的管芯对准标记的俯视图。
图7A示出了根据本发明的各种实施例的曝光区域的俯视图，并且图7B示出了根据本发明的各种实施例的图7A的曝光区域的一部分的放大俯视图。
图8A示出了根据本发明的各种实施例的曝光区域的俯视图，并且图8B和图8C示出了根据本发明的各种实施例的图8A的曝光区域的部分的放大俯视图。
图9示出了根据本发明的各种实施例的用于增强的IC对准的方法的流程图。
具体实施方式
本发明通常涉及制造半导体器件，并且更具体地来说，涉及用于制造这些半导体器件的对准方法和设计结构。
据了解为了实施本发明的不同部件，以下发明提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例并不打算限定。另外，本发明可能在各个实例中重复参考数字和/或字母。这种重复只是为了简明和清楚的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。而且，以下本描述中第一部件形成在第二部件上方或上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一部件和第二部件中的实施例，使得第一部件和第二部件不直接接触。
图1示出了晶圆100。晶圆100包括基板(例如，半导体基板)、掩模(光掩模或者刻线，共同称作掩模)、或者任何基底材料，对于该基底材料实施处理，从而生成材料层、图案部件、和/或集成电路。例如，晶圆100包括：元素半导体，包括：硅晶体和/或锗晶体；化合物半导体，包括：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或者其组合。合金半导体可以具有梯度SiGe特征，其中，梯度SiGe特征的Si和Ge组成从在一位置处的一种比率改变至在另一位置处的另一比率。可以在硅基板的上方形成合金SiGe。SiGe基板可能变形。此外，半导体基板可以为绝缘体上半导体(SOI)。在一些实例中，半导体基板可以包括掺杂外延层。在一些实例中，硅基板可以包括多层化合物半导体结构。备选地，晶圆100可以包括非半导体材料，例如，用于薄膜晶体管液晶显示器(TFT-LCD)器件的玻璃基板，或者用于光掩模(掩模)的熔凝石英或者氟化钙。
晶圆100经受一种或多种沉积、图案化、和/或蚀刻工艺，从而在该晶圆上形成多个图案化或非图案化层。例如，晶圆100经受光刻工艺，从而在晶圆上形成一个或多个部件。在本实施例中，晶圆100经受光刻工艺，从而在该晶圆上形成集成电路器件。可以换用术语光刻法、湿浸式光刻、光刻蚀法、以及光刻技术。光刻工艺将集成电路器件的图像投射到晶圆100的曝光区域上。或者，换句话说，光刻工艺将图案(即，集成电路器件的图像)从掩模(还称作光掩模或刻线)转印到晶圆上。该工艺可以包括将图像多次投射到晶圆上，每次投射将晶圆的曝光区域图案化。如图1所示的，将晶圆100划分为多个区域102。该晶圆划分为曝光区域102-1、102-2、102-3、102-4、102-5、102-6、...以及102-n。曝光区域包括：通过单个曝光工艺所覆盖的(曝光的)基板区域。所以，当晶圆100经受光刻工艺时，可以将单个曝光工艺用于将图案转印到每个区域(即，102-1、102-2...102-n)，从而在每个区域内形成集成电路。
图2示出了具有区域102-1、102-2、102-4、以及102-5的晶圆100的放大部分。通过划线(或者通道)104来分离或限定区域102。在本实施例中，将划线104配置在每个区域102之间，从而识别每个区域102的周界。当每个区域102曝光时，一个或多个管芯(芯片)在该区域内图案化。
现在，参照图3A-图3F，晶圆100的一个或多个管芯(芯片)200在每个曝光区域102内图案化，并且因此，多个管芯200(即，管芯200-n)可以在单个曝光区域102(例如，区域102-n)内图案化。曝光区域可以将1×1芯片阵列图案化(图3A，单个芯片200-1在曝光区域102-1内图案化)；将1×2或者2×1芯片阵列图案化(图3B，两个芯片200-1、200-2在曝光区域102-1内图案化)；将2×2芯片阵列图案化(图3C，四个芯片200-1、200-2、200-3、200-4在曝光区域102-1内图案化)；将3×2或者2×3芯片阵列图案化(图3D，六个芯片200-1、200-2、200-3、200-4、200-5、200-6在曝光区域102-1内图案化)；将3×3芯片阵列图案化(图3E，九个芯片200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9在曝光区域102-1内图案化)；将2×4或者4×2芯片阵列图案化(图3G，八个芯片200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8在曝光区域102-1内图案化)；或者将其他适当芯片阵列图案化(芯片200-1...200-n在曝光区域102-1内图案化)。如图1所示，在晶圆100上界定多个区域的情况下，在每个区域102中形成图案。例如，如果曝光区域将2×2芯片阵列图案化，则每个曝光区域(即，区域102-1、102-2、...以及102-n)将包括四个图案化芯片(200-1、200-2、200-3、200-4)。
与区域102的周界类似地，划线301分离(或者限定)相邻管芯200。在稍后的制造工艺中通过划线区域/划线104切/切割该划线区域/划线，从而提供独立管芯，然后，封装该独立管芯并且作为独立集成电路芯片出售。以不损害每个管芯内的半导体器件的这种方法切割划线区域。密封环区域303在划线区域301内，装配隔离区域在密封环区域303内，并且IC区域在装配隔离区域内。换句话说，通过装配隔离区域围绕管芯的IC区域，密封环区域303围绕装配隔离区域，以及划线区域301围绕密封环区域。
如上文所述的，光刻工艺在晶圆上形成部件。在本实例中，在晶圆100上形成集成电路器件，从而形成多个管芯200。光刻工艺将图案化或非图案化层的序列图案化，并且在连续图案化层上的部件彼此空间相关。在制造期间，每个图案化层必须按精确度与先前图案化层对准。因此，连续光刻的关键部分依靠图案识别。图案识别利用图案对准技术。下部(先前的)图案化层包括套刻(overly)目标，并且然后，可以对准在上部(接下来的)图案化层上的第二图案。
图案对准技术可以在围绕每个区域102的划线中形成曝光区域对准(或者对齐)标记302。更具体地来说，四个曝光区域对准标记302位于围绕如图3A-3F所示的每个区域102的划线(例如，划线301、104)中。在一个实例中，四个曝光区域对准标记302可以利用用于对准连续图案化层的框中框(“BIB”)图案识别技术。
参照图4，在一实例中，框中框图案识别技术利用套刻目标302A(作为外部框所示的)、和内部框302B。BIB图案识别技术将内部框302B与套刻目标302A对准。作为实例，可以在下部(先前的)图案化层中形成外部框302A，并且在上部(接下来的)图案化层中形成内部框302B。在两个框302A和302B之间可能具有一层或多层。外部框302A具有尺寸的第一范围，并且内部框302B具有尺寸的第二范围。例如，外部框302A的宽度可以在约10μm和约40μm之间的范围内，而内部框302B的宽度可以在约5μm和约30μm之间的范围内。结果，在框302A和302B之间的距离可以在约5μm和约20μm之间。注意，还预期框302A和302B的其他尺寸。可以将对准标记302设计为包括除框以外的形状，包括：三角形、矩形、圆形、T形、L形、脉冲、十字形、八角形、其他适当形状、和/或组合。据了解，图案识别可以利用其他套刻目标设计，例如，框中框、分段框、先进成像计量(AIM)、以及短游标(SVNR)。
虽然位于围绕每个区域102的划线中的四个角BIB对准标记302提供了充分的总区域对准，但是当技术节点继续降低时，尤其当曝光区域102将多个芯片(例如，200-1...200-n)图案化的时候，已经意识到确保整个区域对准没有必要确保芯片内部件的良好对准。本实施例因此引入了在区域的管芯/芯片区域内的对准(对齐标记)。更具体地来说，在曝光区域的至少一个管芯的密封环区域和/或装配隔离区域内形成至少一个管芯对准标记。形成在区域102内的管芯对准标记提供了在管芯/芯片区域200内部的“眼状物”，该眼状物提供了改进的套刻控制。
再次参照图3A-图3F，除了曝光区域对准标记302(该对准标记位于围绕每个区域102的划线301中)以外，在每个管芯200的密封环区域303内形成管芯对准标记306(例如，在图3A中，在管芯200-1的密封环区域303的非角区域或者区域或者部分内形成对准标记306；在图3B中，在管芯200-1、200-2的密封环区域303的非角区域/区域/部分内形成对准标记306；在图3C中，在管芯200-1、200-2、200-3、200-4的密封环区域303的非角区域/区域/部分内形成对准标记306；等)。
如从图3A-图3F已知的，当在每个区域102内的图案化的管芯200的数量增加时，在该区域内的管芯对准标记增加，因此，在区域102内已知的信息增加。例如，参照图3C，在2×2芯片阵列内，通过最接近的区域102的中心的八个管芯对准标记306在区域102的中心处获得对准信息。这提供了在区域102内和在区域102中图案化的每个管芯200内的“眼状物”。该眼状物可以提供改进的套刻控制。所以，不仅可以实现整体区域对准，而且可以实现在区域内的独立部件的对准。据了解，没有必要在曝光区域102内的每个管芯200的密封环区域中形成管芯对准标记306。可以进一步了解，预期各种变形例。图3A-3F仅为示例性的，并且预期在区域102内的管芯200的任何组合或者管芯对准标记306的组合。例如，还可以将管芯对准标记306设置在管芯的密封环区域内的装配隔离区域内或与该管芯的密封环区域邻近的装配隔离区域内。
现在，参照图5A和5B，根据本发明的各种实施例分别示出了管芯对准标记306-1的临界尺寸均匀(CDU)图案的实例图。管芯对准标记306-1包括临界尺寸均匀性图案，具有有源(OD)层306-1c、多晶硅(POLY)层306-1a、接触(CO)层306-1b、以及金属(Mx)层306-1d。
图6A和图6B示出了根据本发明的各种其他实施例的管芯对准标记306-2的BIB图案的俯视图。与图4中所述的对准标记302类似地，在该实施例中，管芯对准标记306-2利用框中框图案识别技术，该图案识别技术对准形成在下部图案化层中的第一套刻标记(外部框)和形成在上部图案化层中的第二套刻标记(内部框)，利用BIB图案识别技术，在各种层中形成套刻图案/标记(外部框和内部框)，从而提供对准层的各种组合。形成对准标记306-2，从而提供集成电路区域210(图7A-7B和图8A-8C)的各种层的对准。例如，在三层中形成套刻标记：OD、POLY、以及CO层。参照图6A和图6B，在OD层中形成套刻标记500，在POLY层中形成套刻标记502，以及在CO层中形成套刻标记504A和504B。在外部CO层中形成套刻标记504A，并且在内部CO层中形成套刻标记504B。在其他适当层中形成套刻标记。与对准标记302类似地，可以将对准标记306-2的套刻标记设置为除框以外的形状，包括三角形、矩形、圆形、T形、L形、脉冲、十字形、八角形、其他适当形状、和/或组合。此外，图案识别技术可以利用其他套刻目标设计，例如，框中框、分段框、先进成像计量(AIM)、以及短游标(SVNR)。
通过任何适当工艺(包括各种光刻、沉积、和/或蚀刻工艺)来形成套刻标记(外部框和内部框)。套刻标记包括任何适当材料，例如，介电材料、导电材料、光刻胶材料、和/或其他适当材料。在实例中，外部框可以为通孔、沟槽、和/任何其他开口。可以通过一个或多个栓塞填充外部框。可以将一种或多种反差(contrast)增强材料添加至套刻标记材料。一种或多种反差增强材料可以包括各种材料，例如，一种或多种染料、和/或其他材料。染料可以包括一个或多个有机和/或无机材料。预期一种或多种反差增强材料可以吸收和/或反射。
在示例性图案识别方法中，外部框通过本领域中已知的适当生成器暴露在辐射之下。辐射包括可见、不可见、荧光、和/或极化(该极化可以包括单个模式或多个模式)辐射。例如，生成器可以包括不可见的电磁波生成器，该生成器生成各种不可见的电磁波，包括：X-射线、紫外线(UV)、和/或深紫外线(DUV)波。进一步预期，该辐射可以具有单个波长或多个波长。然后，通过检测器检测来自外部框的反射光束。该检测器可以包括波长离散分光计、散能分光计、和/或其他检测器。当检测反射光束时，可以识别外部框的位置。结果，内部框可以适当定位。
参照图6A和图6B，在一实例中，每个对准标记306-2包括一个或多个对准标记。对准标记602-2包括套刻标记的任何组合。如图6A所示，对准标记306-2包括对准标记306A、306B。对准标记306A包括：形成在下部OD层中的外部框(套刻标记)500，形成在上面的外部CO层中的第一内部框(套刻标记)504A，以及形成在上面的内部CO层中的第二内部框(套刻标记)504B。BIB图案识别技术将第二内部框504B与第一内部框504A、外部框500对准，并且第一内部框504A与外部框500对准。OD层因此适当与外部和内部CO层对准。对准标记306B包括形成在下部POLY层中的外部框(套刻标记)502，形成在外部CO层中的第一内部框(套刻标记)504A、以及形成在内部CO层中的第二内部框(套刻标记)504B。BIB图案识别技术将第二内部框504B与第一内部框504A、外部框502对准，并且第一内部框504A与外部框502对准。因此，POLY层适当与外部和内部CO层对准。
如图6B所示，示出了包括在不同结构中的对准标记306A、306B的对准标记306-2。对准标记306A包括：形成在下部POLY层中的外部框(套刻标记)502；形成在上面的外部CO层中的第一内部框(套刻标记)504A；以及形成在上面的内部CO层中的第二内部框(套刻标记)504B。BIB图案识别技术将第二内部框504B与第一内部框504A、外部框502对准，并且将第一内部框504A与外部框502对准。因此，POLY层适当与外部和内部CO层对准。对准标记306B包括：形成在下部OD层中的外部框(套刻标记)500和形成在POLY层中的内部框(套刻标记)502。BIB图案识别时间将内部框502与外部框500对准。POLY层因此适当与OD层对准。
对准标记306包括：任何适当尺寸，例如，长度和宽度。在本实例中，在形成两个对准标记(例如，对准标记306A、306B)的情况下，对准标记306A、306B包括：约20μm×20μm的尺寸。不应该将这些实例解释为限定。例如，对准标记可以包括：约1μm至约30μm的长度和/或约1μm至约30μm的宽度。
现在，参照图7A和图7B，图7A示出了根据本发明的各种实施例的曝光区域的俯视图，并且图7B示出了根据本发明的各种实施例的图7A的曝光区域的一部分的放大俯视图。图7A提供了用于图案化1×1芯片阵列的区域102-1的实施例，例如图3，其中，单个芯片200-1在曝光区域102-1内图案化。可以将芯片200-1、200-2、...以及200-n配置为与芯片200-1类似。如上文所述的，划线301限定区域102-1和芯片区域200-1的周界。划线301可以包括：任何适当尺寸。
管芯200-1包括集成电路区域210。集成电路区域包括多层，例如：有源层(OD层，限定集成电路区域的有源区域)、多晶硅层(PO层，限定集成电路区域的栅极区域)、接触层(CO层，限定与OD和POLY层的接触)、N型阱注入层(NW层)、P型阱注入层(PW层)、P+注入层(PP层)、N+层(NP层)、金属层(M1、M2、...MN)、晶体管阈值调节注入层(VT层)、和/或其他适当层。在集成电路区域210中的多层形成各种器件，包括：无源元件，例如，电阻器、电容器、电感器、和/或熔断器；以及有源元件，例如，P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高压晶体管、和/或高频晶体管；其他适当元件；和/或其组合。
管芯200-1进一步包括：在围绕装配隔离区域605的密封环区域303的上方的密封环。密封环区域303和装配隔离区域605可以包括：在密封环区域303和装配隔离区域605的每个角处的角区域305中的角应力消除区(通过虚线圆指示的)。可以将在角区域305的外部的区域视为密封环区域303和装配隔离区域605的非角区域或部分。管芯200-1的角的一部分包括：密封环303的一部分和角应力消除区，该管芯的角的一部分可以称作管芯角电路禁止(die-corner-circuit-forbidden(DCCF))区域。在本实施例中，装配隔离区域605和密封环区域303围绕集成电路区域210的周界。密封环区域303上方的密封环产生势垒，从而防止水分、腐蚀气体、以及化学制品进入集成电路区域210的内部。密封环可以包括多层。例如，密封环可以包括：多个导电层、多个绝缘层、多个通孔和接触、多个金属层、和/或其组合。
可以在管芯200-1的每个角中形成角应力消除区。角应力消除区域的示例性形状可以为梯形，但是预期其他形状。每个角应力消除区可以包括一个或多个角应力消除区域/区。在均由Fu等人申请的以及标题为“集成应力消除图案和登记结构(Integrated Stress Relief Pattern and RegistrationStructure)”的美国专利第7,202,550号和美国专利第7,378,720号中示出了角应力消除区的实例，其全部内含结合于此作为参考。据了解，预期其他角应力消除区，并且Fu等人的参考资料不是为了限定。
区域102-1包括曝光区域对准标记302，并且管芯200-1包括多个管芯对准标记306(例如，对准标记306a、306b)。在区域102-1的四个角区域中形成曝光区域对准标记302，并且提供整个区域对准(即，曝光区域对准标记)。在密封环区域303的非角区域中形成管芯对准标记306。换句话说，在密封环区域303内，不是在密封环区域303的角区域305内形成管芯对准标记306。在密封环区域303的顶部和底部中示出了五个管芯对准标记，并且在密封环区域303的左侧和右侧示出了五个管芯对准标记306，但是可以形成其他数量的管芯对准标记306。此外，在一实例中，将多个管芯对准标记306a、306b设置在密封环区域303内，并且交替地设置为分别与密封环区域的外部边缘303a和密封环区域的内部边缘303b相邻。在一实例中，将管芯对准标记306a设置为与密封环区域的外部边缘303a邻近，并且将管芯对准标记306b设置为与密封环区域的内部边缘303b邻近。
优选地，对准标记306没有占用较大面积，并且由于在密封环区域内形成对准标记306，所以节省了用于集成电路区域210的区域。此外，容易将对准标记306结合在当前制造工艺中，不需要额外费用并且不包括基本工艺改变。对准标记306可以提供“区域内”套刻控制，尤其是，在多层之间的套刻控制。
图7B示出了示例性区域102-1的顶部的放大俯视图，其中，对准标记306(例如，对准标记306a、306b)位于密封环区域303的顶部，并且对准标记306位于密封区域的左侧和右侧。可以颠倒对准标记306的位置。
对准标记306具有与密封环区域边缘和彼此的各种距离。最接近密封环的角区域的对准标记306a的边为与密封环/划线的外部边缘的第一距离A。在一实例中，第一距离A可以介于约200微米和约2200微米范围中间。对准标记306(例如，对准标记306a、306b)可以具有长度B和宽度C。在一实例中，长度B可以介于约5微米和约20微米范围中间，以及宽度C可以介于约3微米和约10微米范围中间。在又一实例中，相邻对准标记，例如对准标记306a、306b可以通过距离D与相同端分离，并且通过距离E与相对端分离。在一实例中，距离D可以介于约10微米和约40微米范围中间，并且在另一实例中，约为2000微米。在一实例中，距离E可以介于约5微米和20微米范围中间，并且在另一实例中，约为2000微米。尽管已经提供了以上范围和距离，但是这些范围和距离仅为实例，并且不是为了限定。预期各种距离，并且不需要在对准标记306之间的均匀距离。
现在，参照图8A-8C，图8A示出了根据本发明的各种实施例的曝光区域的俯视图，并且图8B和图8C示出了根据本发明的各种实施例的图8A的曝光区域的部分的放大俯视图。图8A提供了，用于将1×1芯片阵列图案化的区域102-1的实施例，例如图3A，其中，将单个芯片200-1在曝光区域102-1内图案化。可以将芯片200-1、200-2、...以及200-n配置为与芯片200-1类似。如上文所示的，划线301可以包括任何适当尺寸。该实施例包括：上文关于图7A-7B所述的类似部件，例如划线301、曝光区域对准标记302、密封环区域303、管芯对准标记306、以及装配隔离区域605，并且为了避免重复描述，下文中不包括这些元件、部件、功能的描述，但是完全可应用。在该实施例中，将管芯对准标记306设置在装配隔离区域605内，并且在一实例中，将该管芯对准标记设置在装配隔离区域605的非角区域的装配隔离区域605内。换句话说，在装配隔离区域605内，而不是在角区域305内形成管芯对准标记306。
尤其关于图70，对准标记306(例如，对准标记306a、306b)具有与密封环区域边缘的各种距离，并且具有如上所述的彼此的各种距离。最接近密封环的角区域的对准标记306的边为与密封环/划线的外部边缘的第一距离A。在一实例中，第一距离A可以介于约200微米和约2200微米范围中间。对准标记306可以具有长度B和宽度C。在一实例中，长度B可以介于约5微米和约20微米范围中间，并且宽度C可以介于约3微米和约6微米范围中间。在又一实例中，相邻对准标记，例如，对准标记306a、306b可以通过距离D与共同端部分离并且通过距离E与相对端部分离。在一实例中，距离D可以介于约10微米和约40微米范围中间，并且在另一实例中，为约2000微米。在一实例中，距离E可以介于约5微米和约20微分范围中间，并且在另一实例中，为约2000微米。此外，参照图8C，密封环区域303可以具有宽度F并且装配隔离区域605可以具有宽度G。在一实例中，宽度F可以介于约2微米和约20微米范围中间，并且在一实例中，为约10微米。在一实例中，宽度G可以介于约4微米和约12微米范围中间，并且在一实例中，为约6微米。管芯对准标记306可以集中在装配隔离区域605内，并且保留在密封环区域303和管芯对准标记306的相邻表面之间的间距H。在一实例中，间距H可以介于约0.5微米和约4.5微米范围中间，并且在一实例中，为约2微米。虽然已经提供了以上范围和距离，但是该范围和距离仅为实例，并且不是为了限定。预期各种距离，并且不需要在对准标记306之间的均匀距离。
现在，参照图9，流程图根据本发明的各种实施例示出了用于增强IC对准的方法700。方法700包括：在框702中提供半导体晶圆，并且在半导体晶圆上限定区域，其中，在框704中，通过划线限定区域的周界。方法700进一步包括：在框706中，在区域内限定管芯区域，其中，每个管芯区域包括：集成电路区域、围绕该集成电路区域的装配隔离区域，以及围绕装配隔离区域的密封环区域；在框708中，在密封环区域或装配隔离区域内形成管芯对准标记。
应该注意，在图9的方法700之前、之中、以及之后，提供额外工艺，并且本文，可能仅简单描述了一些其他工艺。在一实例中，在密封环区域或装配隔离区域的角部中没有形成管芯对准标记。在又一实例中，形成管芯对准标记包括形成以下两种图案之一：形成临界尺寸均匀图案，包括有源(OD)层、多晶硅(POLY)层、接触(CO)层、金属(Mx)层、以及通孔(Vx)层；或者框中框对准图案。在又一实例中，该方法进一步包括：形成限定曝光区域的周界的划线；并且形成设置在限定曝光区域的周界的划线内的曝光区域对准标记。在又一实例中，方法可以进一步包括：在密封环区域或装配隔离区域中形成多个管芯对准标记，其中，在密封环区域或装配隔离区域的角部没有形成多个管芯对准标记。在又一实例中，方法可以进一步包括实施图案识别技术，从而将掩模与管芯对准标记对准，并且将半导体晶圆曝光，从而形成集成电路区域。
优选地，如本文所提供的改进的图案识别技术利用在曝光区域中形成对准标记。通过在曝光区域内提供对准标记，可以改善芯片内部件的对准。通过本发明预期以上实例的的多个变型例。据了解，不同实施例具有不同优点，并且没有对所有实施例要求特定优点。
因此，本发明提供了多个不同实施例。根据一个实施例，提供了半导体晶圆。半导体晶圆包括管芯，该管芯包括：集成电路区域、围绕集成电路区域的装配隔离区域、以及围绕装配隔离区域的密封环区域。晶圆进一步包括：设置在密封环区域或装配隔离区域内的管芯对准标记。
另一主要实施例提供了半导体晶圆，包括多个曝光区域，和在每个曝光区域内的多个管芯，其中，每个管芯包括：集成电路区域、围绕集成电路区域的装配隔离区域、以及围绕装配隔离区域的密封环区域。晶圆进一步包括：限定每个曝光区域和每个管芯的划线；用于每个曝光区域的曝光区域对准标记；以及用于每个管芯的管芯对准标记，该管芯对准标记被设置在每个管芯的密封环区域或装配隔离区域内。
又一主要实施例提供了方法，包括：提供半导体晶圆；在半导体晶圆上限定区域，其中，通过划线限定区域的周界；以及限定在该区域内的管芯区域，其中，每个管芯区域包括：集成电路区域、围绕集成电路区域的装配隔离区域、以及围绕装配隔离区域的密封环区域。方法进一步包括：在密封环区域或装配隔离区域内形成管芯对准标记。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的多个方面。将关于一些实施例的以上所示及所述的部件与关于其他实施例以上所示及所述的部件结合。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。因此，所有的这些修改旨在包括在本发明的范围内。本领域技术人员也应该意识到，这种等效构造并不背离本发明的主旨和范围，并且在不背离本发明的主旨和范围的情况下，可以进行多种变化、替换、以及改变。

Claims (10)

1.一种半导体器件，包括：
管芯，包括：集成电路区域；装配隔离区域，围绕所述集成电路区域；以及密封环区域，围绕所述装配隔离区域；以及
管芯对准标记，被设置在所述密封环区域或所述装配隔离区域内。
2.根据权利要求1所述的器件，其中，所述管芯对准标记没有被设置在所述密封环区域或所述装配隔离区域的角部中。
3.根据权利要求1所述的器件，其中，所述管芯对准标记包括临界尺寸均匀图案，所述临界尺寸均匀图案包括：有源OD层、多晶硅POLY层、接触CO层、金属Mx层、以及通孔Vx层。
4.根据权利要求1所述的器件，其中，所述管芯对准标记包括：框中框对准图案。
5.根据权利要求1所述的器件，其中，所述管芯对准标记包括：形成在有源OD层、多晶硅POLY层、和/或接触CO层中的至少一种套刻标记。
6.根据权利要求1所述的器件，进一步包括：
划线，限定曝光区域的周界；以及
曝光区域对准标记，被设置在限定所述曝光区域的所述周界的划线内。
7.根据权利要求1所述的器件，进一步包括：多个管芯对准标记，被设置在所述密封环区域或所述装配隔离区域内。
8.根据权利要求7所述的器件，其中，设置在所述密封环区域内的所述多个管芯对准标记被交替地设置为与所述密封环区域的外部边缘以及所述密封环区域的内部边缘邻近。
9.一种半导体器件，包括：
多个曝光区域；
多个管芯，位于每个曝光区域内，其中，每个管芯包括：集成电路区域；装配隔离区域，围绕所述集成电路区域；以及密封环区域，围绕所述装配隔离区域；
划线，限定每个曝光区域和每个管芯；
曝光区域对准标记，用于每个曝光区域；以及
管芯对准标记，用于每个管芯，所述管芯对准标记被设置在每个管芯的密封环区域或装配隔离区域内。
10.一种方法，包括：
提供半导体器件；
在所述半导体器件上限定区域，其中，通过划线限定所述区域的周界；
限定在所述区域内的管芯区域，其中，每个管芯区域包括：集成电路区域；装配隔离区域，围绕所述集成电路区域；以及密封环区域，围绕所述装配隔离区域；
在所述密封环区域或所述装配隔离区域内形成管芯对准标记。
CN201210046563.5A 2011-05-27 2012-02-24 用于集成电路对准的结构设计和方法 Active CN102800654B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/117,549 2011-05-27
US13/117,549 US8779556B2 (en) 2011-05-27 2011-05-27 Structure designs and methods for integrated circuit alignment

Publications (2)

Publication Number Publication Date
CN102800654A true CN102800654A (zh) 2012-11-28
CN102800654B CN102800654B (zh) 2015-04-01

Family

ID=47199718

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210046563.5A Active CN102800654B (zh) 2011-05-27 2012-02-24 用于集成电路对准的结构设计和方法

Country Status (2)

Country Link
US (2) US8779556B2 (zh)
CN (1) CN102800654B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017071382A1 (zh) * 2015-10-30 2017-05-04 京东方科技集团股份有限公司 对位标记搜寻方法、显示基板和显示装置
CN104051486B (zh) * 2013-03-13 2017-12-19 台湾积体电路制造股份有限公司 用于半导体器件的具有圆角的密封环结构
CN108305851A (zh) * 2016-11-02 2018-07-20 马维尔以色列(M.I.S.L.)有限公司 裸片上密封环
CN108735850A (zh) * 2017-04-19 2018-11-02 中国科学院上海微系统与信息技术研究所 具有辅助环的超导纳米线单光子探测器件及其制作方法
CN109643700A (zh) * 2018-11-21 2019-04-16 长江存储科技有限责任公司 接合界面处的接合对准标记
CN109669321A (zh) * 2017-10-16 2019-04-23 中芯国际集成电路制造(上海)有限公司 一种晶圆洗边系统和晶圆洗边方法
CN110246802A (zh) * 2018-03-09 2019-09-17 株式会社迪思科 封装基板的加工方法
CN113219799A (zh) * 2021-03-25 2021-08-06 北海惠科半导体科技有限公司 晶圆半导体产品、掩膜版以及光刻机
CN114171500A (zh) * 2021-12-07 2022-03-11 成都海威华芯科技有限公司 一种版图定位标记绘制方法、基于其制备的芯片及晶圆

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120100243A (ko) * 2011-03-03 2012-09-12 삼성전자주식회사 얼라인먼트 키의 배열 방법 및 그를 이용하는 반도체 칩의 제조 방법
CN103918071B (zh) * 2011-10-31 2016-09-21 株式会社村田制作所 电子部件、集合基板及电子部件的制造方法
JP2015532980A (ja) * 2012-09-21 2015-11-16 エーエスエムエル ネザーランズ ビー．ブイ． リソグラフィ方法及び装置
US9312193B2 (en) 2012-11-09 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Stress relief structures in package assemblies
US8987922B2 (en) * 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
WO2014140046A2 (en) * 2013-03-12 2014-09-18 Micronic Mydata AB Mechanically produced alignment fiducial method and device
US9355964B2 (en) 2014-03-10 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming alignment marks and structure of same
US9410902B1 (en) 2015-05-05 2016-08-09 United Microelectronics Corp. Overlay measurement method
US9543192B2 (en) * 2015-05-18 2017-01-10 Globalfoundries Singapore Pte. Ltd. Stitched devices
US10061210B2 (en) 2015-07-31 2018-08-28 Nanometrics Incorporated 3D target for monitoring multiple patterning process
WO2017177300A1 (en) * 2016-04-15 2017-10-19 Teledyne Dalsa, Inc. Alignment of multiple image dice in package
US10082471B2 (en) * 2017-01-02 2018-09-25 United Microelectronics Corp. Semiconductor structure and method for reviewing defects
CN109509738B (zh) * 2017-09-15 2021-06-15 联华电子股份有限公司 在晶片上制造对准标记的方法以及对准标记的结构
KR102403730B1 (ko) * 2018-01-22 2022-05-30 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
US10886233B2 (en) * 2019-01-31 2021-01-05 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11694967B2 (en) * 2019-03-14 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
KR20210053740A (ko) * 2019-11-04 2021-05-12 삼성전자주식회사 반도체 소자 제조 방법
CN114927503A (zh) * 2020-01-02 2022-08-19 长江存储科技有限责任公司 一种套刻偏差的确定方法及系统
CN112612185B (zh) * 2020-12-15 2022-11-22 长江存储科技有限责任公司 套刻误差检测用图形结构及方法
US20220244632A1 (en) * 2021-02-02 2022-08-04 Changxin Memory Technologies, Inc. Formation method of photomask and photomask
CN113296351B (zh) * 2021-05-13 2022-03-04 长鑫存储技术有限公司 掩模板、半导体装置及半导体装置的制作方法
TWI832479B (zh) * 2022-10-07 2024-02-11 普思半導體股份有限公司 用於半導體製程的對位檢測圖案、疊對誤差校正方法，及對位校正系統

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1377215A (zh) * 2001-03-22 2002-10-30 三洋电机株式会社 电路器件的制造方法
US6593168B1 (en) * 2000-02-03 2003-07-15 Advanced Micro Devices, Inc. Method and apparatus for accurate alignment of integrated circuit in flip-chip configuration
CN1790648A (zh) * 2004-11-22 2006-06-21 国际商业机器公司 实现用于晶片级封装的精确对准的方法
CN1795558A (zh) * 2003-05-28 2006-06-28 夏普株式会社 电子部件、模块及模块的组装方法、识别方法及环境设定方法
CN101149569A (zh) * 2006-07-28 2008-03-26 Asml荷兰有限公司 光刻设备、校准光刻设备的方法和器件制造方法
US20090200549A1 (en) * 2007-05-29 2009-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
CN102063015A (zh) * 2009-11-16 2011-05-18 台湾积体电路制造股份有限公司 半导体晶圆及图案对准方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278957B1 (en) * 1993-01-21 2001-08-21 Nikon Corporation Alignment method and apparatus therefor
US6815128B2 (en) * 2002-04-01 2004-11-09 Micrel, Inc. Box-in-box field-to-field alignment structure
US7202550B2 (en) 2004-06-01 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated stress relief pattern and registration structure
JP2010074106A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体チップ、半導体ウェーハおよびそのダイシング方法
JP5565767B2 (ja) * 2009-07-28 2014-08-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593168B1 (en) * 2000-02-03 2003-07-15 Advanced Micro Devices, Inc. Method and apparatus for accurate alignment of integrated circuit in flip-chip configuration
CN1377215A (zh) * 2001-03-22 2002-10-30 三洋电机株式会社 电路器件的制造方法
CN1795558A (zh) * 2003-05-28 2006-06-28 夏普株式会社 电子部件、模块及模块的组装方法、识别方法及环境设定方法
CN1790648A (zh) * 2004-11-22 2006-06-21 国际商业机器公司 实现用于晶片级封装的精确对准的方法
CN101149569A (zh) * 2006-07-28 2008-03-26 Asml荷兰有限公司 光刻设备、校准光刻设备的方法和器件制造方法
US20090200549A1 (en) * 2007-05-29 2009-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
CN102063015A (zh) * 2009-11-16 2011-05-18 台湾积体电路制造股份有限公司 半导体晶圆及图案对准方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051486B (zh) * 2013-03-13 2017-12-19 台湾积体电路制造股份有限公司 用于半导体器件的具有圆角的密封环结构
US10429751B2 (en) 2015-10-30 2019-10-01 Boe Technology Group Co., Ltd. Alignment mark searching method, display substrate and display apparatus
WO2017071382A1 (zh) * 2015-10-30 2017-05-04 京东方科技集团股份有限公司 对位标记搜寻方法、显示基板和显示装置
CN108305851A (zh) * 2016-11-02 2018-07-20 马维尔以色列(M.I.S.L.)有限公司 裸片上密封环
CN108305851B (zh) * 2016-11-02 2023-11-10 马维尔以色列(M.I.S.L.)有限公司 裸片上密封环
CN108735850A (zh) * 2017-04-19 2018-11-02 中国科学院上海微系统与信息技术研究所 具有辅助环的超导纳米线单光子探测器件及其制作方法
CN109669321B (zh) * 2017-10-16 2021-09-14 中芯国际集成电路制造(上海)有限公司 一种晶圆洗边系统和晶圆洗边方法
CN109669321A (zh) * 2017-10-16 2019-04-23 中芯国际集成电路制造(上海)有限公司 一种晶圆洗边系统和晶圆洗边方法
CN110246802B (zh) * 2018-03-09 2024-02-09 株式会社迪思科 封装基板的加工方法
CN110246802A (zh) * 2018-03-09 2019-09-17 株式会社迪思科 封装基板的加工方法
WO2020103025A1 (en) * 2018-11-21 2020-05-28 Yangtze Memory Technologies Co., Ltd. Bonding alignment marks at bonding interface
US11289422B2 (en) 2018-11-21 2022-03-29 Yangtze Memory Technologies Co., Ltd. Bonding alignment marks at bonding in interface
US11876049B2 (en) 2018-11-21 2024-01-16 Yangtze Memory Technologies Co., Ltd. Bonding alignment marks at bonding interface
CN109643700A (zh) * 2018-11-21 2019-04-16 长江存储科技有限责任公司 接合界面处的接合对准标记
CN113219799A (zh) * 2021-03-25 2021-08-06 北海惠科半导体科技有限公司 晶圆半导体产品、掩膜版以及光刻机
CN113219799B (zh) * 2021-03-25 2024-03-19 北海惠科半导体科技有限公司 晶圆半导体产品、掩膜版以及光刻机
CN114171500A (zh) * 2021-12-07 2022-03-11 成都海威华芯科技有限公司 一种版图定位标记绘制方法、基于其制备的芯片及晶圆
CN114171500B (zh) * 2021-12-07 2024-04-09 成都海威华芯科技有限公司 一种版图定位标记绘制方法、基于其制备的芯片及晶圆

Also Published As

Publication number Publication date
US8779556B2 (en) 2014-07-15
US9318444B2 (en) 2016-04-19
US20140312454A1 (en) 2014-10-23
US20120299159A1 (en) 2012-11-29
CN102800654B (zh) 2015-04-01

Similar Documents

Publication Publication Date Title
CN102800654B (zh) 用于集成电路对准的结构设计和方法
US8786054B2 (en) Structure for integrated circuit alignment
CN103165417B (zh) 多层图案化覆盖拆分方法
KR101860270B1 (ko) 다층 반도체 디바이스 구조물
US9006908B2 (en) Integrated circuit interposer and method of manufacturing the same
CN103383912B (zh) 多边缘的图案化
US8361876B2 (en) Manufacturing method of semiconductor device
CN102376610B (zh) 集成电路组件及其制作方法
US9673145B2 (en) Semiconductor integrated circuit layout structure
KR100787941B1 (ko) 중첩 마크를 갖는 포토 마스크 및 반도체 장치의 제조 방법
US20060278956A1 (en) Semiconductor wafer with non-rectangular shaped dice
JP3363799B2 (ja) デバイスの構造部分の配置方法およびデバイス
US10707175B2 (en) Asymmetric overlay mark for overlay measurement
JP2003257828A (ja) 半導体装置の製造方法
US8674355B2 (en) Integrated circuit test units with integrated physical and electrical test regions
US20110204448A1 (en) Semiconductor device
US8972912B1 (en) Structure for chip extension
CN113611670B (zh) 包含栅极氧化层以及对准标记的装置及其形成方法
US20030044057A1 (en) Method of checking overlap accuracy of patterns on four stacked semiconductor layers
JP2010073797A (ja) 半導体装置の製造方法
JP2017021263A (ja) レチクル、及び、半導体装置の製造方法
JP2013149708A (ja) 半導体装置の製造方法
US11502043B2 (en) Semiconductor structure and method for fabricating semiconductor structure
US20230064001A1 (en) Alignment mark and method
CN100392801C (zh) 制作用于双栅soi工艺的标记的方法和半导体晶片

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant