CN102063015A - 半导体晶圆及图案对准方法 - Google Patents

Abstract

本发明为一种半导体晶圆与图案对准的方法。此半导体晶圆可包含一曝光区；一晶粒位于曝光场内，其中晶粒包含集成电路区、密封环区以及角落应力解除区；以及一晶粒对准标记位于密封环区与角落应力解除区之间。

Description

半导体晶圆及图案对准方法

技术领域

本发明大体上是有关于制造半导体组件，且特别是有关于制造这些半导体组件的图案对准方法与设计结构。

背景技术

半导体集成电路(IC)产业已历经快速成长。集成电路材料与设计上科技进步已形成数个集成电路世代，其中每个世代具有较前一世代小的特征尺寸与更复杂的电路。半导体组件传统上是利用一连串图案化已图案化或未图案化层，且连续图案化层上的特征在空间上与其它特征相关。在制作过程中，每个图案化层必须以一准确程度与前一些图案化层对准。图案对准技术一般会提供对准标记，以达到全曝光场的对准。随着科技节点的持续缩减，已经注意到这样的对准技术在场内提供较不令人满意的对准。

发明内容

因此，本发明的一目的就是在提供一种半导体晶圆，其一曝光场内设有数个对准标记，因此可有效改善晶片内特征的对准。

本发明的另一目的是在提供一种图案对准方法，通过在一曝光场内设有数个对准标记，不仅可达到全场对准，亦可达到在一场中的独立特征的对准。

本发明提供许多不同的实施例。提供一种示范半导体晶圆。半导体晶圆包含一曝光场；一晶粒，位于曝光场内，其中此晶粒包含集成电路区、密封环区以及角落应力解除区；以及一晶粒对准标记位于密封环区与角落应力解除区之间。

亦提供一种示范方法。此方法可提供晶片(chip)/晶粒(die)特征内的改良对准标记。此方法包含提供一半导体晶圆(wafer)；在半导体晶圆上定义一场(field)，其中此场的边缘是由一切割线所定义出；以及在此场内定义出一晶粒，其中此晶粒的边缘是由一切割线所定义出。多个对准标记形成于定义此场的边缘的切割线内且位于晶粒区的角落部分。

本发明的优点为通过在一曝光场内提供数个对准标记，不仅可达到全场对准，而且也可达到在一场中的独立特征的对准，进而可有效改善晶片内特征的对准。

附图说明

从以下结合所附附图所作的详细描述，可对本发明有更佳的了解。需强调的是，根据业界的标准实务，各特征并未依比例绘示，且目的仅是用以说明。事实上，为了使讨论更为清楚，各特征的数量及尺寸都可任意地增加或减少。

图1是绘示依照本发明的各实施方式的一种晶圆的上视图；

图2是绘示依照本发明的各实施方式的图1的晶圆的一部分的放大上视图；

图3A至图3F是绘示依照本发明的各实施方式的一种曝光场的上视图；

图4是绘示依照本发明的各实施方式的一种箱状叠对的对准图案；

图5是绘示依照本发明的各实施方式的一种曝光场的上视图；

图6A与图6B是绘示依照本发明的各实施方式的一种对准标记的上视图；

图7是绘示依照本发明的各实施方式的图5的曝光场的一部分的放大上视图。

【主要组件符号说明】

100：晶圆            102：场

102-1：场            102-2：场

102-3：场            102-4：场

102-5：场            102-6：场

102-n：场            104：切割线

200：晶粒/晶片       200-1：晶粒/晶片

200-2：晶粒/晶片     200-3：晶粒/晶片

200-4：晶粒/晶片     200-5：晶粒/晶片

200-6：晶粒/晶片     200-7：晶粒/晶片

200-8：晶粒/晶片     200-9：晶粒/晶片

210：集成电路区      212：密封环

214：角落应力解除区  302：对准标记

302A：上方目标/外箱  302B：内箱

304：对准标记        304A：对准标记

304B：对准标记       306：对准标记

306A：对准标记       306B：对准标记

400：外箱            402：内箱

404A：第一内箱       404B：第二内箱

A：第一距离          B：第一距离

C：第二距离          D：第三距离

d：距离

具体实施方式

可了解的是以下的揭露提供了许多不同的实施例或例子，以执行本发明的不同特征。以下所描述的构件与安排的特定例子是用以简化本发明。当然这些仅为例子，并非限制。此外，本发明可能会在各例子中重复参考数字及/或文字。这样的重复是基于简单与清楚的目的，以其本身而言并非用以指定所讨论的各实施例及/或配置之间的关系。再者，在描述中，第一特征形成于第二特征之上或上可能包含第一与第二特征以直接接触的方式形成的实施例，且亦可包含额外特征可能形成在第一与第二特征之间的实施例，如此第一与第二特征可能不会直接接触。

图1绘示晶圆100。晶圆100包含基材(例如，半导体基材)、掩模(mask)(光掩模(photomask)或刻线(reticle)，共同称为掩模)、或任何基础材料，其中在这些基础材料上实施处理，以形成数层材料层、图案特征及/或集成电路。举例而言，晶圆100包含示范半导体、复合半导体、合金半导体、或其组合，其中示范半导体包含结晶状态的硅及/或锗，复合半导体包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟，合金半导体包含锗化硅(SiGe)、磷化镓砷(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或磷化镓铟砷(GaInAsP)。合金半导体可具有梯度分布(gradient)的锗化硅特征，其中在梯度分布的锗化硅特征中，硅与锗的成分从一地的一比率变化至另一地处的另一比率。合金锗化硅可形成在硅基材上。锗化硅基材可经应变处理。此外，半导体基材可为绝缘体上半导体(SOI)。在一些例子中，半导体基材可包含经掺杂的磊晶层。在一些例子中，硅基材可包含多层复合半导体结构。替代性地，晶圆100可包含非半导体材料，例如薄膜晶体管液晶显示(TFT-LCD)组件的玻璃基材、或光掩模(掩模)的熔融石英或氟化钙。

晶圆100历经一或多次沉积、图案化及/或蚀刻制程，以在其上形成多个已图案化与未图案化层。举例而言，晶圆100历经一微影制程，以在晶圆100上形成一或多个特征。在本实施例中，晶圆100历经一微影制程，以在晶圆100上形成一集成电路组件。可交替地使用微影(lithography)、浸润式微影(immersion lithography)、光微影(phtolithography)、与光学微影(opticallithography)等用词。微影制程投射集成电路组件的影像至晶圆100的一曝光场上。或者，换言之，微影制程从掩模(亦称为光掩模或刻线)转移图案(即，集成电路的影像)至晶圆上。制程可包含投射多次影像于晶圆上，每次投射图案化晶圆的一曝光场。

如图1所示，将晶圆100分成一或多个场102。晶圆100分成曝光场102-1、102-2、102-3、102-4、102-5、102-6、…、以及102-n。一曝光场包括由单一曝光制程所覆盖的(即，曝光的)一基材的区域。因此，当晶圆100历经微影制程时，可利用担一曝光制程来转移图案至每一场(即，场102-1、102-2、102-3、102-4、102-5、102-6、…、以及102-n)，以在每一场中形成数个集成电路。

图2是绘示包含场102-1、102-2、102-3、102-4与102-5的晶圆100的放大部分。这些场102为切割线(或巷)104所分开或定义。在本实施例中，切割线104配置在每个场102之间，以确定每个场102的边缘。当曝光每个场102时，一或多个晶粒(晶片)图案化在场中。

请参照图3A至图3F，晶圆100的一或多个晶粒(晶片)200图案化在每一曝光场102中，因此在单一曝光场中，可图案化多个晶粒。一曝光场可图案化一1×1晶片阵列(图3A，单一晶片200-1图案化于曝光场102-1中)；一个1×2或2×1晶片阵列(图3B，二个晶片200-1与200-2图案化于曝光场102-1中)；一个2×2或2×2晶片阵列(图3C，四个晶片200-1、200-2、200-3与200-4图案化于曝光场102-1中)；一个3×2或2×3晶片阵列(图3D，六个晶片200-1、200-2、200-3、200-4、200-5与200-6图案化于曝光场102-1中)；一个3×3或3×3晶片阵列(图3E，九个晶片200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8与200-9图案化于曝光场102-1中)；一个2×4或4×2晶片阵列(图3F，八个晶片200-1、200-2、200-3、200-4、200-5、200-6、200-7与200-8图案化于曝光场102-1中)；或其它适合的晶片阵列(晶片200-1、200-2、200-3、…图案化于曝光场102-1中)。其中，多个场描绘在晶圆100中，如图1所示，图案形成在每一场102中。举例而言，若一曝光场图案化一2×2晶片阵列，每个曝光场(即，场102-1、102-2、…、以及102-n)将包含四个图案化晶片(晶片200-1、200-2、200-3与200-4)。相似于这些场102的描绘，数个切割线区域分开(或定义)相邻的晶粒200。切割线区/切割线104在后续的制程中经此切/割，以提供数个独立晶粒，其中这些晶粒接着可经封装成一独立集成电路晶片并以此型态出售。切割线以不伤害每一晶粒中的半导体组件的方式加以切割。

如上所提，微影制程在晶圆上形成数个特征。在本例子中，集成电路组件形成在晶圆100上，以形成数个晶粒200。微影制程图案化一系列的已图案化与未图案化层，且在连续图案化层上的特征彼此有空间上的相关。在制作过程中，每个图案化层必须以一精确度与先前的数个图案化层对准。因此，成功的微影的一个关键部分在于图案的确认。图案的确认利用图案对准技术。较低的(先前的)图案化层包含位于上方的目标，且上方的(接下来的)图案化层上的第二图案可接着对准。

传统的图案对准技术形成对准(或辨识)标记302于环绕每个场102的切割线104中。更特别的是，四个对准标记302设置在围绕每一场102的切割线104中，如图3A至图3F所示。这四个对准标记302利用箱状图样叠对(box-in-box；BIB)的图案辨识技术来对准数个相继的图案化层。请参照图4，箱状图样叠对的图案辨识技术利用一上方目标302A，以外箱302A显示，以及一内箱302B。箱状图样叠对的图案辨识技术对准内箱302B与上方目标302A。举例而言，外箱302A可形成在下方的(先前的)图案化层，且内箱302B形成在上方的(接下来的)图案化层。有一或多层可位在二者之间。外箱302A具有第一范围尺寸，内箱302B具有第二范围尺寸。例如，外箱302A的宽度的范围可介于约10微米与约40微米之间，内箱302B的宽度的范围可介于约5微米与约30微米之间。因此，外箱302A与内箱302B之间的距离d可介于约5微米与约20微米之间。值得注意的一点是，亦可考虑其它尺寸的外箱302A与内箱302B。对准标记302可经设计而包含其它除了箱型以外的形状，包含三角形、矩形、圆形、T字型、L字型、加号、十字形、八角形、其它适合形状、及/或上述形状的组合。可了解的一点是，图案辨识可利用其它上方目标设计，例如框状图样叠对(frame-in-frame)设计、分段框(segmented-frame)设计、进阶成像度量(advanced imaging metrology；AIM)设计与短光标(short vernier；SVNR)设计。

随着技术节点的持续缩减，虽然设置在围绕每一场102的切割线104中传统的四个角落的箱状图样叠对对准标记302并未提供足够的全场对准，已经观察到的是确保全场对准无需确保晶片内特征的良好对准，特别是一曝光场102图案化多个晶片(即，晶片200-1、200-2、200-3、…)。因此，本实施例提出在场的一晶粒/晶片区中的对准(辨识)标记。更特别的是，至少一对准标记形成在曝光场的至少一晶粒的一角落中。形成在这些场102中的对准标记提供晶粒/晶片200区中的“眼(eyes)”，这些眼提供改进的上方控制。

请参照图3A至图3F，除了设置在围绕每一场102的切割线104中的对准标记302，对准标记304与306形成于每个晶粒200的角落中(即，在图3A中，对准标记304与306形成在晶粒200-1的角落中；在图3B中，对准标记304与306形成在晶粒200-1与200-2的角落中；在图3C中，对准标记304与306形成在晶粒200-1、200-2、200-3与200-4的角落中，等等。)。从图3A至图3F所显示，随着图案化在每个场102中的晶粒200的数量的增加，场内的对准标记随之增加，因此可在场102内获知的信息也会增加。举例而言，请参照图3C，在一2×2晶片阵列中，透过四个对准标记304与306，可在场102的中央处获得对准信息。此在场102中与图案化在场102中的每一晶粒200中提供“眼”，而可提供改善的上方控制。因此，不仅可达到全场对准，而且也可达到在一场中的独立特征的对准。可了解的一点是，对准标记304与306无需形成在每一曝光场102中的每一晶粒200的角落中。例如，在图3D中，对准标记304与306可包含在晶粒202与205的至少一角落内。应进一步了解的是，可考虑各种变化。图3A至图3F仅是示范例子，可考虑在一场102内的晶粒200的任意结合或角落对准标记304与306的结合。

图5提供图案化一1×1晶片阵列，例如图3A所示，的一种示范场102-1，其中单一晶片200-1图案化在此曝光场102-1内。晶片200-1、200-2、200-3、…的设置可相似于晶片200-1。如上所提，切割线104定义出场102-1的边缘与晶粒200-1的区域。切割线104包含任何适合的尺寸。

晶粒200-1包含集成电路区210。集成电路区210包含多层，例如主动层(OD层，定义集成电路区的主动区)、多晶硅层(PO层，定义集成电路区的栅极区)、接触层(CO层，定义对主动区与多晶系区的接触)、N型井植入层(NW层)、P型井植入层(PW层)、P+型植入层(PP层)、N+型植入层(NP层)、金属层(M1、M2、…、MN)、晶体管临界调整植入层(VT层)、及/或其它适合层。在集成电路中的多层形成各种组件，包含被动组件，例如电阻、电容、电感、及/或熔线；主动组件，例如P型信道场效晶体管(PFETs)、N型通道场效晶体管(NFETs)、金属氧化物半导体场效晶体管(MOSFETs)、互补式金属氧化物半导体晶体管(CMOSs)、高电压晶体管、及/或高频晶体管；其它适合的组件；及/或上述组件的组合。

晶粒200-1还包含密封环212与角落应力解除区214。包含密封环212的一部分与角落应力解除区214的晶粒200-1的角落的一部分可称为晶粒角落电路阻挡(die-corner-circuit-forbidden；DCCF)区。在本实施例中，密封环212环绕集成电路区210的边缘。密封环212对于进入集成电路区210的内部的湿气、腐蚀性气体、与化学物形成阻障。密封环212可包含数层。举例而言，密封环212可包含多个导电层、多个绝缘层、多个介层窗与接触窗、多个金属层、及/或上述的组合。可了解的一点是，在一些实施例中，晶粒200可仅包含一集成电路区210，而未包含环绕的密封环212。

角落应力解除区214形成在晶粒200-1的每个角落中。角落应力解除区214的一示范形状可为梯形，如图5所示。但，可考虑其它形状。每个角落应力解除区214可包含一或多个角落应力解除区域/区。角落应力解除区214的例子说明于Fu等人所具有的标题为集成电路应力解除图案与辨识结构(IntegratedStress Relief Pattern and Registration Structure)的美国专利编号第7202550号中，以及Fu等人所具有的标题为集成电路应力解除图案与辨识结构(IntegratedStress Relief Pattern and Registration Structure)的美国专利申请案公开编号第2007/0187845号中，两者整体在此一并列入参考。可了解的一点是，可考虑其它角落应力解除区，且并非意欲限制于Fu等人的参考文献。

场102-1包含对准标记302，且晶粒200-1包含对准标记304与306。对准标记302形成在场102-1的四个角落区中，且提供全场对准(即，曝光场对准标记)。对准标记304与306形成在晶粒200-1的至少一角落区中(即，晶粒对准标记)。在本例子中，对准标记304与306形成在晶粒200-1的四个角落区中。更特别的是，对准标记304与306形成在密封环212与角落应力解除区214之间的区域内。这样有助于对准标记304与306不占用大面积。既然对准标记304与306形成在密封环212与角落应力解除区214之间，可节省集成电路区210的面积。而且，可轻易将对准标记304与306整合于目前的制程中，而无需额外的费用或加入实际的制程改变。对准标记304与306可提供「场内」的上方控制，特别是在层与层之间的上方控制。

相似于对准标记302，对准标记304与306利用箱状图样叠对的图案辨识技术，其对准形成在下方图案化层中的第一上方标记(外箱)与形成在上方图案化层中的第二上方标记(内箱)。利用箱状图样叠对的图案辨识技术，上方图案/标记(外与内箱)形成在各层中，以提供对准层的各种组合。形成对准标记304与306，以提供集成电路区210的各种层的对准。举例而言，上方标记形成在三层中：主动、多晶系与接触层中。请参照图6A与图6B，数个上方标记400形成在主动层中，数个上方标记402形成在多晶系层中，数个上方标记404A与404B形成在接触层中。数个上方标记404A形成在外接触层中，数个上方标记404B形成在内接触层中。这些上方标记可形成在其它适合层中。相似于对准标记302，对准标记304与306的上方标记可经设计而包含除了箱型之外的形状，包含三角形、矩形、圆形、T字型、L字型、加号、十字形、八角形、其它适合形状、及/或上述形状的组合。而且，图案辨识可利用其它上方目标设计，例如框状图样叠对(frame-in-frame)设计、分段框(segmented-frame)设计、进阶成像度量(AIM)设计与短光标(SVNR)设计。

可利用任何适合制程，包含各种微影、沉积、及/或蚀刻制程，来制作上方标记(外与内箱)。上方标记包含任何适合材料，例如介电材料、导电材料、光阻材料、及/或其它适合材料。在一例子中，外箱可为介层窗孔、沟渠、及/或任何其它开口。外箱可以一或多个插塞加以填充。可将一或多个对比增强材料加入上方标记材料中。这一或多个对比增强材料可包含种种材料，例如一或多个染料、及/或其它材料。这些染料可包含一或多个有机及/或无机材料。可考虑的一点是，这一或多个对比增强材料可为有吸收力的及/或反射性的。

在一示范图案辨识方法中，外箱暴露于由在此技术中已知的适合产生器所形成的辐射下。此辐射包含可见光的、不可见光的、荧光的、及/或经偏光的(可包含单一模式或多重模式)的辐射。举例而言，产生器可包含不可见光电磁波产生器，其可产生种种不可见光电磁波，包含X光、紫外光(UV)、及/或深紫外光(DUV)波。可进一步考虑的是，此辐射可具有单一波长或多重波长。接着，检测器检测来自外箱的反射光束，其中此检测器可包含波长散布分析仪、能量散布分析仪、及/或其它检测器。检测反射光束时，可确认外箱的位置。因此，可正确定位内箱。

请参照图5、图6A与图6B，每个对准标记304与306包含一或多个对准标记。对准标记304与306包含任何组合的上方标记。如图6A所示，对准标记304包含对准标记304A与304B。对准标记304A包含外箱(上方标记)402形成在下方主动层中、第一内箱(上方标记)404A形成在上方外接触层中、以及第二内箱(上方标记)404B形成在上方内接触层中。箱状图样叠对的图案辨识技术对准第二内箱404B与第一内箱404A和外箱402，且对准第一内箱404A与外箱402。因此，主动层正确对准外与内接触层。对准标记304B包含外箱(上方标记)400形成在下方多晶系层中、第一内箱(上方标记)404A形成在外接触层中、以及第二内箱(上方标记)404B形成在内接触层中。箱状图样叠对的图案辨识技术对准第二内箱404B与第一内箱404A和外箱400，且对准第一内箱404A与外箱400。因此，多晶系层正确对准外与内接触层。

如图6B所示，对准标记306包含对准标记306A与306B。对准标记306A包含外箱(上方标记)402形成在下方多晶系层中、第一内箱(上方标记)404A形成在上方外接触层中、以及第二内箱(上方标记)404B形成在上方内接触层中。箱状图样叠对的图案辨识技术对准第二内箱404B与第一内箱404A和外箱402，且对准第一内箱404A与外箱402。因此，多晶系层正确对准外与内接触层。对准标记306B包含外箱(上方标记)400形成在下方主动层中、以及内箱(上方标记)402形成在多晶系层中。箱状图样叠对的图案辨识技术对准内箱402与外箱400。因此，多晶系层正确对准主动层。

对准标记304与306包含任何适合的尺寸，例如长度与宽度。在本例子中，二对准标记(即，对准标记304A与304B或对准标记306A与306B)形成在晶粒200的每个角落区内，对准标记304A、304B、306A与306B包含约20微米×20微米的尺寸。在另一例子中，晶粒200的每个角落区包含五个对准标记，对准标记包含约10微米×10微米的尺寸。这些例子不应解释为限制。举例而言，对准标记可包含介于约1微米至约30微米的长度及/或介于约1微米至约30微米的宽度。

图7绘示示范场102-1的底部的放大上视图，场102-1具有对准标记304位于右底部角落内、以及对准标记306位于左底部角落内。对准标记304与306的位置可对调。如同先前所讨论，对准标记304与306形成在密封环212与角落应力解除区214之间。对准标记304A、304B、306A及306B与密封环212和角落应力解除区214之间相隔各种距离。对准标记304A、304B、306A及306B的一边与密封环212相隔第一距离A与B；对准标记304A、304B、306A及306B的一边与密封环212相隔第二距离C；以及对准标记304A、304B、306A及306B的一角落与角落应力解除区214相隔第三距离D。在一例子中，第一距离A与B大约为24微米，第二距离C大约为4微米，且第三距离D大约大于0微米。种种距离可列入考虑。

总而言之，在此所提供的改良的图案辨识技术利用在一曝光场内形成数个对准标记。通过在一曝光场内提供数个对准标记，可改善晶片内特征的对准。本发明考虑上述例子的许多变化。可了解的一点是，不同实施例可具有不同优点，无特定优点为所有实施例所需求。

上述已概述数个实施例的特征，因此熟悉此技艺者可更了解本发明的实施方式。以上关于一些实施例所例示或讨论的特征可与以上关于其它实施例所例示或讨论的特征结合。熟悉此技艺者应了解到，其可轻易地利用本发明作为基础，来设计或润饰其它制程与结构，以实现相同的目的及/或达到与在此所介绍的实施例相同的优点。因此，所有这样的润饰意欲包含在本发明的范围内。熟悉此技艺者也应了解到，这类对等架构并未脱离本发明的精神和范围，且熟悉此技艺者可在不脱离本发明的精神和范围下，进行各种的更动、取代与润饰。

Claims (15)

1.一种半导体晶圆，其特征在于，包含：

一曝光场；

一晶粒，位于该曝光场内，其中该晶粒包含一集成电路区、一密封环区以及一角落应力解除区；以及

一晶粒对准标记，位于该密封环区与该角落应力解除区之间。

2.根据权利要求1所述的半导体晶圆，其特征在于，还包含：

一切割线，定义出该曝光场的边缘；以及

一曝光场对准标记，位于定义出该曝光场的边缘的该切割线内。

3.根据权利要求1所述的半导体晶圆，其特征在于，该晶粒对准标记包含一箱状图样叠对的对准图案。

4.根据权利要求1所述的半导体晶圆，其特征在于，该晶粒对准标记包含至少一上方标记。

5.根据权利要求4所述的半导体晶圆，其特征在于，该上方对准标记形成在一主动层、一多晶系层、及/或一接触层中。

6.根据权利要求1所述的半导体晶圆，其特征在于，该晶粒对准标记与该密封环区相隔一第一距离，且与该角落应力解除区相隔一第二距离。

7.根据权利要求1所述的半导体晶圆，其特征在于，该晶粒对准标记包含一第一对准标记与一第二对准标记。

8.一种半导体晶圆，其特征在于，包含：

多个曝光场；

多个晶粒，位于每一该些曝光场内；

多个切割线，定义出每一曝光场与每一晶粒；

每一该些曝光场的一曝光场对准标记；以及

每一该些晶粒的一晶粒对准标记。

9.根据权利要求8所述的半导体晶圆，其特征在于，该曝光场对准标记位于定义每一该些曝光场的该些切割线中。

10.根据权利要求8所述的半导体晶圆，其特征在于，该晶粒对准标记位于每一该些晶粒的一角落部分。

11.一种图案对准方法，其特征在于，包含：

提供一半导体晶圆；

在该半导体晶圆上定义一场，其中该场的一边缘为一切割线所定义出；

在该场内定义出一晶粒，其中该晶粒的一边缘为该切割线所定义出；

形成一对准标记在定义该场的该边缘的该切割线内；以及

形成另一对准标记在该晶粒的一角落部分。

12.根据权利要求11所述的图案对准方法，其特征在于，形成该对准标记与该另一对准标记包含利用一箱状图样叠对的对准图案。

13.根据权利要求11所述的图案对准方法，其特征在于，形成该另一对准标记于该晶粒的该角落部分中的步骤包含：

形成一密封环于该晶粒中；

形成一角落应力解除区于该晶粒中；

形成该另一对准标记介于该密封环与该角落应力解除区之间。

14.根据权利要求11所述的图案对准方法，其特征在于，形成该另一对准标记于该晶粒的该角落部分中的步骤包含形成一上方标记于一主动层、一多晶系层、及/或一接触层中。

15.根据权利要求11所述的图案对准方法，其特征在于，还包含：

进行一图案辨识技术，以对准一光罩与该对准标记和该另一对准标记；以及

曝光该半导体晶圆，以形成一集成电路区。

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