CN102780480B

CN102780480B - 减小预加重电压跳动的装置和方法

Info

Publication number: CN102780480B
Application number: CN201210138944.6A
Authority: CN
Inventors: A·陈; W·王
Original assignee: Altera Corp
Current assignee: Altera Corp
Priority date: 2011-05-06
Filing date: 2012-05-07
Publication date: 2016-09-07
Anticipated expiration: 2032-05-07
Also published as: JP6016444B2; JP2012235468A; US8446172B2; EP2521265A1; CN102780480A; US20120280724A1; EP2521265B1

Abstract

本发明的一个实施例涉及以具有最小电压跳动的预加重驱动发射信号的方法。该方法接收数字数据信号并生成预加重信号。预加重信号可以是相移和缩放的数字数据信号。输出信号通过将预加重信号加到驱动器开关电路内的数字数据信号而被产生，同时低通滤波被应用到驱动器开关电路的电流源。本发明还公开了其他实施例、方面和特征。

Description

减小预加重电压跳动的装置和方法

技术领域

本发明一般涉及电路。更具体地，本发明涉及减小数据传输中的电压跳动。

背景技术

串行链路可用于系统中装置间的相互连接。通常，这类系统中的发射器要发射具有两个不同电平的数字（二进制）信号，并且从这两个电平中的一个到另一个具有界限分明的（即，很陡峭的）过渡。但是，传输自发射器到接收器的信号的介质通常对发射的信号造成损耗。这些损耗通常包括减小的信号幅度和减小的过渡陡度。

为了保持精确、高速的数据传输，由电路补偿这些损耗是必要的。一种补偿技术是在发射器处使用所谓的预加重。另一种补偿技术是在接收器处执行均衡。

为高速串行接口和其他应用改善收发器电路是人们非常希望的。

发明内容

本发明的一个实施例涉及以具有最小电压跳动的预加重驱动发射信号的方法。数字数据信号被接收，并且生成预加重信号。预加重信号可以是数字数据信号的相移及缩放版。输出信号是通过将预加重信号加到驱动器开关电路内的数字数据信号生成的，同时低通滤波器被施加到驱动器开关电路的电流源。

另一个实施例涉及包括多个电流源、多个滤波器和驱动器开关电路的发射器电路。第一滤波器耦合在第一电流源和第一节点之间，第二滤波器耦合在第一滤波器电流源和第二节点之间。第三滤波器耦合在第二电流源和第三节点之间，且第四滤波器耦合在第二电流源和第四节点之间。驱动器开关电路耦合到第一、第二、第三和第四节点。驱动器开关电路可包括连接到第一和第三节点的主驱动器电路以及连接到第二和第四节点的预加重驱动器电路。

另一个实施例涉及集成电路。集成电路包括发射器，其被配置成接收数字数据信号并生成预加重信号，该预加重信号是经相移且缩放的数字数据信号。发射器的驱动器开关电路被配置成将预加重信号加到数字数据信号以产生输出信号。此外，多个低通滤波器有利地连接在电流源和驱动器开关之间。

本发明还公开了其他实施例、方面和特征。

附图说明

图1显示传统发射器和接收器的瞬态眼图。

图2示出根据本发明的实施例具有减小的电压跳动的发射器和接收器的瞬态眼图。

图3是具有预加重电路的发射器的电路图。

图4是具有预加重电路的发射器的系统图。

图5A和5B是图示由于预加重转换导致的发射器中出现的申请人已确定的数据依赖变化源的电路图。

图6是显示根据本发明的一个实施例抑制电流源调制的滤波的方框图。

图7是图示根据本发明的一个实施例通过适当滤波减少跳动噪声的电压对时间的曲线。

图8A是不布置滤波的发射器的瞬态眼图。

图8B是根据本发明的一个实施例在适当位置（in place）滤波的发射器的瞬态眼图。

图9是被配置为实施本发明的一个实施例的现场可编程门阵列（FPGA）的简化局部框图。

图10显示被配置为利用本发明的一个实施例的示例性数字系统的框图。

具体实施方式

串行链路的数据率和带宽需求持续提高，驱动器解决方案中收发器设计的需求和复杂性也持续提升以最大化集成电路（IC）之间的信号完整性。

如上所述，预加重是一种最小化信道介质引起的高频损耗影响的技术。预加重通常提升发射数据信号中的高频，因为信号通过介质传输时高频率信号成分通常经历更大的衰减。然而，如下文的进一步说明，申请人已经确定预加重引起的频率响应变化会导致数据依赖的跳动和其他符号间干扰（ISI）影响。

本公开描述高速收发器中用于有效抑制预加重电压噪声的技术。该技术还有助于通过抑制电流源节点上的电压尖峰（Vtp和Vtn）来防止驱动器开关达到（hit）过应力条件。电压噪声的抑制是通过滤波电流源节点上的调制来实现的。低通（RC）滤波器可插入节点和电流源之间以衰减高频调制。

本文公开的实施例提供诸多益处和优点。首先，当为高数据速率使能预加重时，发射器驱动器输出上的电压变化量被减小。其次，高速发射器缓冲器的性能被提高。第三，高数据率时发射器缓冲器的信号完整性通过减小数据依赖的跳动所导致的符号间干扰而得到改善。第四，通过最小化电压尖峰，驱动器开关不太可能进入过应力条件。第五，数据依赖的电压调制被抑制。

图1示出传统发射器和接收器的瞬态眼图。发射器的瞬态眼图在顶部示出，接收器的瞬态眼图在底部示出。

发射器的眼图显示叠加的过渡中相对大的电压跳动/抖动（jitter）。申请人已经确定电压跳动大部分是由数据依赖的预加重变化引起的。对应的接收器眼图显示了相对小的眼开口102。小的眼开口是发射器处大的电压跳动的结果。

图2示出根据本发明的实施例具有减小的电压跳动的发射器和接收器的瞬态眼图。如同图1，发射器的瞬态眼图在顶部示出，而接收器的瞬态眼图在底部示出。

图2中发射器的眼图显示了与图1中的对应眼图相比叠加的过渡中显著低的电压跳动。如下文的进一步描述，根据本发明的实施例，电压跳动的减小是由于数据依赖的预加重变化的阻尼导致的。接收器的对应眼图显示出相对大的眼开口202。较大眼开口是发射器处较小电压跳动的结果。

图3是具有预加重电路的发射器的电路图。发射器包括具有驱动器开关的电路块302，其中驱动器开关采用H树缓冲器架构。

主驱动器电路包括四个晶体管（MP1A、MP1B、MN1A和MN1B）和主上拉（pull-up）电流驱动器和下拉（pull-down）电流驱动器（分别为Ip_main和In_main）。主上拉电流驱动器（Ip_main）可以串联在电源电压源（VDD）和节点Vtp之间。主下拉电流驱动器（In_main）可以串联在地和节点Vtn之间。

PMOS晶体管MP1A和NMOS晶体管MN1A串联在节点Vtp和Vtn之间。具体地，节点Vtp连接到MP1A的源极，MP1A的漏极连接到节点TXN处MN1A的源极，且MN1A的漏极连接到节点Vtn。

PMOS晶体管MP1B和NMOS晶体管MN1B也串联在节点Vtp和Vtn之间。具体地，节点Vtp连接到MP1B的源极，MP1B的漏极连接到节点TXP处MN1B的源极，且MN1B的漏极连接到节点Vtn。

节点Vop和Von分别连接到不同的输出TXP和TXN，从而最终输出信号是差分信号（Vop-Von）。电阻器RA和RB串联在节点Vop和Von之间。RA和RB的电阻相等（RA=RB=R）。共模电压节点Vcm位于电阻器RA和RB之间，并且可以由连接在VCM和地之间的共模驱动器驱动。

预加重驱动器电路包括四个晶体管（MP2A、MP2B、MN2A和MN2B），以及预加重上拉和下拉电流驱动器（分别为Ip_pre和In_pre）。预加重上拉电流驱动器（Ip_pre）可串联在电源电压源（VDD）和节点Vtp_pre之间。预加重下拉电流驱动器（In_pre）可串联在地和节点Vtn_pre之间。

PMOS晶体管MP2A和NMOS晶体管MN2A串联在节点Vtp_pre和Vtn_pre之间。具体地，节点Vtp_pre连接到MP2A的源极，MP2A的漏极连接到节点TXN处MN2A的源极，且MN2A的漏极连接到节点Vtn_pre。

PMOS晶体管MP2B和NMOS晶体管MN2B也串联在节点Vtp_pre和Vtn_pre之间。具体地，节点Vtp_pre连接到MP2B的源极，MP2B的漏极连接到节点TXP处MN2B的源极，且MN2B的漏极连接到节点Vtn_pre。

图4是具有预加重电路的发射器的系统图。可以鉴于图3的电路图考虑图4的系统图。如图所示，主信号402被输入并且基于主信号402生成预加重信号404。在此实施方式中，Z^-1变换提供延迟，从而预加重信号404相对主信号402在相位上被轻微延迟。换句话说，在此实施方式中，预加重信号404是后分接信号（post-tap signal）。在可替换的实施方式中，预加重信号404可以是前分接信号（pre-tap signal）。主信号402和经缩放的预加重信号404相加形成输出信号406。

图5A和5B图示由于预加重转换而出现在发射器中的申请人已确定的数据依赖变化源的电路图。图5A和5B中的输出节点Vop和Von分别对应图3中的输出节点Vop和Von。图5A和5B中的电阻2R对应图3中串联的电阻器RA和RB。图5A和5B中的开关对应图3中的晶体管，如下所示：

图5A和5B中的开关图3中的晶体管

S0 MP1B

S1 MP1A

S2 MN1B

S3 MN1A

Sp0 MP2A

Sp1 MP2B

Sp2 MN2A

Sp3 MN2B

图5A和5B均示出主开关处于正差分（真或1）输出状态时的电流流动。在此状态，主开关S0和S3闭合（导通），且主开关S1和S2不闭合。这引起主电流502依次流经Ip_main、节点Vtp、开关S0、两个电阻器RB和RA、开关S3、节点Vtn以及In_main。由于电流502流经两个电阻器，因此节点Vop处的输出电压高于节点Von处的输出电压（由此产生正差分输出）。

虽然图5A和5B的主开关采用相同配置，但预加重开关采用不同配置。图5A中的预加重开关被配置为对输出贡献负差分，而在图5B中他们被配置对输出贡献正差分。

在图5A中，预加重开关Sp0和Sp3闭合（导通），而预加重开关Sp1和Sp2打开。这将引起预加重电流504依次流经Ip_pre、节点Vtp-pre、开关Sp0、电阻器RA和RB、开关Sp3、节点Vtn_pre以及In_pre。这导致对输出的负差分贡献。

在图5B中，预加重开关Sp1和Sp2闭合（导通），而预加重开关Sp0和Sp3打开。这将引起预加重电流504依次流经Ip_pre、节点Vtp_pre、开关Sp1、电阻器RB和RA、开关Sp2、节点Vtn_pre以及In_pre。这导致对输出的正差分贡献。

依赖预加重数据信号（其为主数据信号经相移后的数据信号），预加重信号可能对输出做出或正或负的差分贡献。申请人已经确定，预加重电流流动在负和正差分贡献之间的转换将导致最终差分输出信号中不理想的数据依赖的电压跳动。这是因为节点Vtp和Vtn上的电压在一定程度上受预加重电流流动方向的调制。

除了确定数据依赖的电压跳动的原因，申请人也因此公开了滤波器布置以减小或消除电压跳动。根据本发明的实施例，低通滤波器可布置在电路中的战略要点处以抑制电流源的电压调制。低通滤波器的布置在图6中示出。

图6中的驱动器开关块602对应图3中的电路块302。图6中的PMOS电流源604-P是上拉电流源，其被配置为驱动图3中的电流Ip_main和电流Ip_pre。图6中的NMOS电流源604-N是下拉电流源，其被配置为驱动图3中的电流In_main和电流In_pre。

终端606连接在差分电压输出节点Vop和Von之间。预驱动器块608接收预驱动器输入并将驱动器输入输出至驱动器开关块602。驱动器开关块602内的晶体管的栅极由驱动器输入驱动。

根据本发明的一个实施例，四个低通（LP）滤波器可有利地配置在电流源和驱动器开关之间。第一LP滤波器610-P可配置在PMOS电流源604-P和节点Vtp。第二LP滤波器610-N可配置在NMOS电流源604-N和节点Vtn之间。第三LP滤波器612-P可配置在PMOS电流源604-P和节点Vtp之间。最后，第四LP滤波器612-N可配置在NMOS电流源604-N和节点Vtn之间。

图7是显示不布置滤波和布置滤波时的跳动噪声的电压对时间的曲线图。可以看到，不布置滤波（无滤波器）702时Vtp节点上的跳动噪声在设置滤波（滤波器节点）704时被显著降低。因此，可以看到如图6所示布置的LP滤波器（610-P、610-N、612-P和612-N）在减小不希望的跳动方面惊人地有效。

图8A是不布置滤波的发射器的瞬态眼图。相比之下，图8B是根据本发明的一个实施例适当滤波的发射器的瞬态眼图。如图所示，与图8A中无滤波发射器眼图相比，图8B中存在滤波的发射器的眼图在叠加的过渡中显示显著较小的电压跳动。这种显著降低的发射器电压跳动水平是图6中所示LP滤波器的策略性插入导致的意外结果。参考图1和2，发射器端电压跳动的这种减小将转换为电压跳动的相应减小和接收器端显著增加的眼开口。

图9是可包括本发明的各方面的现场可编程门阵列（FPGA）900的简化局部方框图。应该理解，本发明的各实施例可用于多种类型的集成电路，如现场可编程门阵列（FPGA）、可编程逻辑器件（PLD）、复杂可编程逻辑器件（CPLD）、可编程逻辑阵列（PLA）、数字信号处理器（DSP）和专用集成电路（ASIC）。

FPGA900在“核”内包括可编程逻辑阵列块（或LAB）902的二维阵列，其由具有变化长度和速度的列与行互连导体构成的网络互连。LAB902包括多个（例如，十个）逻辑元件（LE）。

LE是可编程逻辑块，其提供用户定义的逻辑功能的有效的实施。FPGA具有诸多逻辑元件，其可被配置为实施各种组合和序列功能。逻辑元件可存取可编程互连结构。可编程互连结构可被编程为几乎以任何所需配置互连逻辑元件。

FPGA 900也可包括分布式存储器结构，其包括整个阵列中提供的可变尺寸的随机存取存储器（RAM）块。RAM块包括，例如，块904，块906和块908。这些存储器块也可包括移位寄存器和FIFO缓冲器。

FPGA 900可进一步包括数字信号处理（DSP）块910，例如，其可执行具有加或减特征的乘法器。此示例中位于芯片外围的输入/输出元件（IOE）912支持诸多单端和差分输入/输出标准。每个IOE 912被耦合到FPGA 900的外端子（即，引脚）。收发器（TX/RX）信道阵列可如图布置，例如每个TX/RX信道电路920耦合到几个LAB。除其他电路外，TX/RX信道电路920可包括这里所述的发射器电路。

应该理解，这里所述的FPGA900仅用于说明目的，且本发明可以多种不同类型的PLD、FPGA和ASIC实施。

本发明也可以在将FPGA作为几种组件之一的系统中实施。图10示出可实施本发明技术的示例性数字系统1000的方框图。系统1000可以是程序化的数字计算机系统、数字信号处理系统、专用数字转换网络或其他处理系统。而且，这类系统可以针对各种类型的应用而设计，如电信系统、机动系统、控制系统、消费电子、个人计算机、因特网通信和网络化以及其他应用。而且，系统1000可以在单个板上、多个板上或多个壳（enclosure）内提供。

系统1000包括通过一个或更多总线互连到一起的处理单元1002、存储器单元1004和输入/输出（I/O）单元1006。根据该示例性实施例，FPGA1008嵌入到处理单元1002内。FPGA 1008适于系统1000内的多种不同用途。例如，FPGA 1008可以是支持处理单元1002内部和外部操作的处理单元1002的逻辑构建块。FPGA 1008被编程以实施实现其在系统操作中特定角色所必须的逻辑功能。具体地，FPGA 1008可以通过连接1010耦合到存储器1004以及通过连接1012耦合到I/O单元1006。

处理单元1002可引导数据到适当的系统组件以供处理或存储、可执行存储在存储器1004中的程序、通过I/O单元1006接收和发射数据或其他类似功能。处理单元1002可以是中央处理单元（CPU），微处理器，浮点协处理器，图形协处理器，硬件控制器，微控制器，可被编程以用作控制器、网络控制器或任何类型的处理器或控制器的现场可编程门阵列。而且，在许多实施例中，通常不需要CPU。

例如，一个或更多FPGA 1008可代替CPU控制系统的逻辑操作。作为另一个例子，FPGA 1008用作可再配置处理器，其可根据需要被编程为处理特定计算任务。可替代地，FPGA 1008自身可包括嵌入式微处理器。存储器单元1004可以是随机存取存储器（RAM）、只读存储器（ROM）、固定或柔性盘介质、闪存、磁带或其他存储装置，或这些存储装置的任何组合。

在上面的描述中，给出的许多特定细节是为了透彻理解本发明的实施例。然而，对本发明所示实施例的上述说明不是为了穷举或限制本发明于具体公开的形式。相关领域的技术人员将认识到本发明可无需一个或更多特定细节实践，或以其他方法、组件等实践。

在其他实例中，并未详细显示或描述已知结构或操作以避免使本发明的各方面模糊。虽然为例示目的在这里描述了本发明的特定实施例和示例，但相关领域的技术人员将认识到在本发明保护范围内也可做出不同的等效修改。这些修改可鉴于上述详细描述对本发明做出。

Claims

1.一种发射器电路，其包括：

第一电流源，其中所述第一电流源包括上拉电流源；

第一滤波器，其耦合在所述第一电流源和第一节点之间；

第二滤波器，其耦合在所述第一电流源和第二节点之间；

第二电流源，其中所述第二电流源包括下拉电流源；

第三滤波器，其耦合在所述第二电流源和第三节点之间；

第四滤波器，其耦合在所述第二电流源和第四节点之间；以及

驱动器开关电路，其耦合到所述第一、第二、第三和第四节点，其中所述驱动器开关电路包括连接到所述第一和第三节点的主驱动器电路以及连接到所述第二和第四节点的预加重驱动器电路。

2.根据权利要求1所述的发射器电路，其中所述第一、第二、第三和第四滤波器的每个包括低通滤波器。

3.根据权利要求1所述的发射器电路，其中所述上拉电流源包括PMOS电流源，并且其中所述下拉电流源包括NMOS电流源。

4.根据权利要求1所述的发射器电路，其中所述主驱动器电路被配置为接收数字数据信号，并且其中所述预加重驱动器电路被配置为接收预加重信号，所述预加重信号是所述数字数据信号经相移和缩放后的信号。

5.根据权利要求4所述的发射器电路，其中所述驱动器开关电路被配置为将所述预加重信号加到所述数字数据信号并输出最终信号。

6.根据权利要求1所述的发射器电路，其中所述主驱动器电路包括：

串联在所述第一和第三节点之间的第一和第二晶体管；

所述第一和第二晶体管之间的第一输出节点；

串联在所述第一和第三节点之间的第三和第四晶体管；

所述第三和第四晶体管之间的第二输出节点；以及

连接在所述第一和第二输出节点之间的电阻。

7.根据权利要求6所述的发射器电路，其中所述预加重驱动器电路包括：

串联在所述第二和第四节点之间的第五和第六晶体管，其中所述第一输出节点连接在所述第五和第六晶体管之间；以及

串联在所述第二和第四节点之间的第七和第八晶体管，其中所述第二输出节点连接在所述第七和第八晶体管之间。

8.根据权利要求7所述的发射器电路，其中所述电阻包括：

串联在所述第一和第二输出节点之间的第一和第二电阻器；以及

所述第一和第二电阻器之间的共模电压节点。

9.根据权利要求8所述的发射器电路，进一步包括连接在所述共模电压节点和地之间的共模电压源。

10.根据权利要求7所述的发射器电路，其中所述第一、第三、第五和第七晶体管是PMOS晶体管，且其中所述第二、第四、第六和第八晶体管是NMOS晶体管。

11.一种以具有最小电压跳动的预加重驱动发射信号的方法，所述方法包括：

接收数字数据信号；

产生预加重信号，其是所述数字数据信号经相移和缩放后的信号；

输入所述数字数据信号和所述预加重信号到驱动器开关电路；

对所述驱动器开关电路的电流源应用低通滤波；以及

通过将所述预加重信号加到所述驱动器开关电路中的所述数字数据信号产生输出信号。

12.根据权利要求11所述的方法，其中所述电流源包括上拉电流源和下拉电流源，其中所述低通滤波通过连接在所述上拉电流源和所述驱动器开关电路之间的第一低通滤波器、连接在所述下拉电流源和所述驱动器开关电路之间的第二低通滤波器、连接在所述上拉电流源和所述驱动器开关电路之间的第三低通滤波器以及连接在所述下拉电流源和所述驱动器开关电路之间的第四低通滤波器被应用。

13.根据权利要求12所述的方法，其中所述驱动器开关电路包括连接到第一和第三节点的主驱动器电路以及连接到第二和第四节点的预加重驱动器电路。

14.根据权利要求13所述的方法，其中所述主驱动器电路包括：

串联在所述第一和第三节点之间的第一和第二晶体管；

所述第一和第二晶体管之间的第一输出节点；

串联在所述第一和第三节点之间的第三和第四晶体管；

所述第三和第四晶体管之间的第二输出节点；以及

连接在所述第一和第二输出节点之间的电阻。

15.根据权利要求14所述的方法，其中所述预加重驱动器电路包括：

16.根据权利要求15所述的方法，其中所述电阻包括：

所述第一和第二电阻器之间的共模电压节点。

17.一种集成电路，其包括：

发射器，其被配置为接收数字数据信号并产生预加重信号，所述预加重信号是所述数字数据信号经相移和缩放后的信号；

所述发射器的驱动器开关电路，其被配置为将所述预加重信号加到所述数字数据信号以产生输出信号；以及

多个低通滤波器，其连接在电流源和所述驱动器开关之间。

18.根据权利要求17所述的集成电路，其中所述集成电路包括现场可编程门阵列，所述现场可编程门阵列包括多个可编程逻辑阵列块，且其中所述发射器作为收发器信道电路的部分被包括在内，所述收发器信道电路耦合到所述多个可编程逻辑阵列块。