CN102709194A - Nmos器件制作方法 - Google Patents

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Abstract

一种NMOS器件制作方法，包括：提供含有NMOS的基底；在所述基底上沉积具有高拉应力的氮化硅层；对具有不同沟道长度的NMOS所对应的氮化硅层分别进行离子注入，所注入的离子能量的总和与NMOS沟道长度成反比；继续后续通用的半导体工艺流程，以形成NMOS晶体管。本发明所提供的NMOS器件制作方法根据沟道长度的长短依次对具有不同沟道长度的NMOS所对应的氮化硅层进行离子注入，使得氮化硅层的应力与沟道长度成正比，从而实现对NMOS器件性能调整的一致性。

Description

NMOS器件制作方法
技术领域
本发明涉及半导体制造工艺，且特别涉及NMOS器件制作方法。
背景技术
随着半导体制造工艺技术的发展，集成电路芯片的特征线宽越来越小，为了改善半导体器件的性能，应力工程技术被广泛应用于半导体工艺中，用以提高载流子的电迁移率。其中，比较常见的，例如在NMOS器件的制作过程中采用通孔刻蚀停止层(Contact Etch StopLayer，CESL)应力工程技术。
通孔刻蚀停止层应力工程，是在通孔刻蚀停止层薄膜沉积过程中，通过调整沉积条件，在薄膜内部产生高应力，使该应力传导到器件沟道中，从而对载流子的迁移率产生影响。例如，对于NMOS器件，可通过通孔刻蚀停止层应力工程，形成通孔刻蚀停止层薄膜，在薄膜内部产生压应力，并将该应力传导至NMOS的沟道中，对沟道形成张应力。由于沟道方向的张应力有助于提高NMOS器件的电子迁移率，从而能够有助于改善NMOS器件的性能。实践中，已经有实验可以证明，通过沉积高拉应力氮化硅薄膜，可以提高NMOS的性能达到10%以上。
然而，发明人通过在实践发现，采用常规通孔刻蚀停止层应力工程的方法来提升NMOS的性能，对于不同沟道长度的NMOS，其提升效果是不一致的。参考图1，随着沟道长度的增加，提升性能的效果变小。
目前，在生产实际中，为了解决这一问题，通常在版图设计时就考虑到沟道长度的影响，从而采用特殊结构的晶体管设计，并对所设计的版图不断地进行检验与修正，这种方法无疑大大增加了产品的研发生产周期和成本。
发明内容
本发明提供了一种NMOS器件制作方法，根据沟道长度的长短，分别对具有不同沟道长度的NMOS所对应的氮化硅层进行离子注入，利用离子注入对氮化硅层中应力的削弱作用，使得氮化硅层的应力与沟道长度成正比，从而实现对NMOS器件性能调整的一致性。。
为了实现上述技术目的，本发明提出一种NMOS器件制作方法，包括：提供含有NMOS的基底；在所述基底上沉积具有高拉应力的氮化硅层；对具有不同沟道长度的NMOS所对应的氮化硅层分别进行离子注入，所注入的离子能量的总和与NMOS沟道长度成反比；继续后续通用的半导体工艺流程，以形成NMOS晶体管。
可选的，所述离子注入采用锗和/或硼元素。
可选的，所述对具有不同沟道长度的NMOS所对应的氮化硅层分别进行离子注入且所注入的离子能量的总和与NMOS沟道长度成反比包括：按照沟道长度递增或递减的顺序，对具有不同沟道长度的NMOS所对应的氮化硅层，依次进行离子注入，其中，所述离子注入的能量对应地呈递减或递增的顺序。
可选的，所述对具有不同沟道长度的NMOS所对应的氮化硅层分别进行离子注入且所注入的离子能量的总和与NMOS沟道长度成反比包括：
可选的，所述继续后续通用的半导体工艺流程包括沉积金属前介电质层。
相较于现有技术，本发明NMOS器件制作方法充分考虑了氮化硅层的不同高拉应力对沟道载流子的影响，根据NMOS器件沟道长度的长短，通过离子注入的方式，使得所述氮化硅层的应力与沟道长度成正比，从而能够实现对NMOS器件性能调整的一致性。
附图说明
图1为NMOS器件的沟道长度与其对应的器件性能的示意图；
图2为本发明NMOS器件制作方法一种实施方式的流程示意图；
图3-图7为按照本发明NMOS器件制作方法一种具体实施方式所形成的NMOS器件的剖面示意图；
图8-图10为按照本发明NMOS器件制作方法另一种具体实施方式所形成的NMOS器件的剖面示意图；
图11为离子注入能量与高拉应力的关系示意图。
具体实施方式
本发明所提供的NMOS器件制作方法通过在通常的高拉应力氮化硅层沉积完成之后，根据NMOS器件沟道长度的长短，对所述氮化硅层进行离子注入，使得NMOS器件的沟道越长，其对应的所述氮化硅层的高拉应力越大，从而能够实现对NMOS器件性能调整的一致性。
下面将结合具体实施例和附图，对本发明NMOS晶体管制作方法进行详细阐述。
参考图2，本发明NMOS器件制作方法包括：
步骤S1，提供含有NMOS的基底；
步骤S2，在所述基底上沉积具有高拉应力的氮化硅层；
步骤S3，对具有不同沟道长度的NMOS所对应的氮化硅层分别进行离子注入，所注入的离子能量的总和与NMOS沟道长度成反比；
步骤S4，继续后续通用的半导体工艺流程，以形成NMOS晶体管。
本发明NMOS器件制作方法一种实施方式中，参考图3，基底100中的NMOS分别具有三种长度不同的沟道，其中按照沟道长度递增的顺序依次为NMOS101、NMOS102以及NMOS103。
参考图4，在具有NMOS的基底100上沉积第一氮化硅层110。
参考图5至图7，对具有不同沟道长度的NMOS101、NMOS102和NMOS103对应的氮化硅层，依次进行离子注入，其中，离子注入能量依次为E1、E2和E3。由于NMOS101、NMOS102和NMOS103的沟道长度依次递增，相对应的，离子注入能量E1、E2和E3依次递减。
本发明NMOS器件制作方法的另一种实施方式中，首先，参考图8，对与具有最短沟道的NMOS101对应的氮化硅层进行离子注入，离子注入能量为E10；接着，参考图9，对与具有最短沟道的NMOS101和与具有次短沟道的NMOS102对应的氮化硅层同时进行离子注入，离子注入能量为E20；最后，参考图10，对与NMOS101、NMOS102和NMOS103对应的氮化硅层进行离子注入，离子注入能量为E30。其中，注入离子能量E10、E20和E30可相同，也可不同。
参考图11，发明人通过大量的实验数据发现，对具有高拉应力的氮化硅薄膜进行离子注入以后，注入的离子将会对氮化硅内部结构产生影响，从而使得氮化硅薄膜的应力发生变化。应力变化的趋势随着离子注入能量的大小而变化，具体来说，以一定注入能量进入氮化硅薄膜的离子会对形成高拉应力的内部结构产生冲击，从而削弱该高拉应力。也就是说，当离子注入能量越大，氮化硅薄膜中的应力将会变得越小；反之，当离子注入能量越小，氮化硅薄膜中的应力减少的越少。
由于氮化硅层中的高拉应力能够传导至器件沟道中，以提高载流子的迁移速率，而氮化硅层的应力越大，其所能影响的载流子数量越多，从而能够对具有较长的沟道的NMOS的性能进行调整。因此，离子注入的能量与其沟道长度成反比，从而能够使氮化硅层中的应力与沟道长度成正比，以实现对NMOS器件性能调整的一致性。
其中，上述离子注入可采用锗(Ge)和/或硼(B)等元素。
在其它具体实施方式中，步骤S4还可包括沉积金属前介电质层。
在本发明NMOS器件制作方法的其它实施方式中,基底中的NMOS还可分别具有超过三种不同长度的沟道,其沟道长度的种类并不对本发明NMOS器件制作方法的发明思路造成限制。
相较于现有技术，本发明NMOS器件制作方法充分考虑了氮化硅层的高拉应力对不同沟道长度的不同影响，根据NMOS器件沟道长度的长短，对与其对应的氮化硅层进行离子注入，使得所述氮化硅层的应力与沟道长度成正比，从而能够实现对NMOS器件性能调整的一致性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (5)

1.一种NMOS器件制作方法，其特征在于，包括：
提供含有NMOS的基底；
在所述基底上沉积具有高拉应力的氮化硅层；
具有不同沟道长度的NMOS所对应的氮化硅层分别进行离子注入，所注入的离子能量的总和与NMOS沟道长度成反比；
继续后续通用的半导体工艺流程，以形成NMOS晶体管。
2.如权利要求1所述的NMOS器件制作方法，其特征在于，所述离子注入采用锗和/或硼元素。
3.如权利要求1所述的NMOS器件制作方法，其特征在于，所述对具有不同沟道长度的NMOS所对应的氮化硅层分别进行离子注入且所注入的离子能量的总和与NMOS沟道长度成反比包括：按照沟道长度递增或递减的顺序，对具有不同沟道长度的NMOS所对应的氮化硅层，逐个依次进行离子注入，其中，所述离子注入的能量对应地呈递减或递增的顺序。
4.如权利要求1所述的NMOS器件制作方法，其特征在于，所述对具有不同沟道长度的NMOS所对应的氮化硅层分别进行离子注入包括：第一次对具有最短沟道长度的NMOS所对应的氮化硅层进行离子注入，第二次对具有最短沟道长度的NMOS以及具有次短沟道长度的NMOS所对应的氮化硅层进行离子注入，以此递增，其中，第N次对具有N个沟道长度的NMOS所对应的氮化硅层一起进行离子注入，直至对所有NMOS所对应的氮化硅层完成离子注入。
5.如权利要求1所述的NMOS器件制作方法，其特征在于，所述继续后续通用的半导体工艺流程包括沉积金属前介电质层。
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