CN102694540A - 差分输出缓冲器 - Google Patents

Abstract

本发明公开了一种差分输出缓冲器。示例性差分输出缓冲器包括混合级和输出级。混合级包括混合电路，混合电路混合差分数据信号和反相延迟差分数据信号以产生混合差分数据信号。输出级包括晶体管的第一和第二输出级差分对。输出级差分对的每一个中的晶体管的源极都共同耦合在一起。第一和第二输出级差分对中的晶体管的栅极分别被提供有差分数据信号和混合差分数据信号。第一和第二输出级差分对中的对应晶体管的漏极都共同连接至相应的输出级负载电阻以形成输出节点，从而输出加重差分数据信号。混合级包括将混合比设定为1∶0、1∶1和0∶1中的一种的混合比设定电路。

Description

差分输出缓冲器

技术领域

本发明涉及输出加重差分输出信号的差分输出缓冲器，在加重差分输出信号中差分数据信号的转换是被加重的。

背景技术

广泛使用发送和接收差分数据信号的通信系统。在发送和接收差分数据信号中利用预加重技术以在布线等中的传输期间补偿高频信号的衰减。预加重是在发送侧加重上升和下降沿处的信号幅度的技术，以便在接收侧补偿高频信号的衰减。

在预加重技术中，需要取决于传输路径的特性而可变地调整上升和下降沿处的加重量。还需要以变化的电平随时间以多步加重信号。例如，加重量可在上升和下降沿之后立即变为最大值，此后略微减小且随后进一步减小。例如，作为IEEE 802.3通信规范中的用于在印刷电路板上发送长达一米的10G-K规范需要以多达三步来加重。

如上所述，加重技术需要以多个水平来改变加重量，且还需要以变化的电平随时间以多步来继续进行加重。

美国专利申请No.2008-0218222(专利文献1)提出一种以多步来改变加重水平并以变化的电平以多步继续进行加重的技术。专利文献1公开了一种包括预驱动器级和输出驱动器级的差分输出缓冲器。预驱动器级包括执行电流减法的第一差分对。输出驱动器级包括第二差分对并从预驱动器级接收第二差分数据信号并将输出信号输出至传输线。

预驱动器级可产生精确表示加重水平的信号。输出驱动器级在第二差分对的晶体管的栅极处接收预驱动器级产生的差分信号。但是，输出驱动器级不能始终产生精确地加重的输出信号。即，输出驱动器级在输入至第二差分对中的晶体管的栅极的差分信号的幅度较小时具有相对高的增益。但是，当输入差分信号的幅度增大时，输出驱动器级饱和且其增益降低。因此，输出信号的幅度不能受到从预驱动器级输入的信号的幅度的精确控制。因此，不能实现由预驱动器级产生的信号所表示的加重水平。

如上所述，加重技术需要以多水平控制加重量的功能且还需要精确控制加重水平。

发明内容

待解决的问题

本发明的一个示例性目的是提供一种差分输出驱动器，其能在不增加输出电容和芯片面积的情况下精确地以多步来控制加重量。

解决问题的手段

本公开的方面提供一种差分输出缓冲器，其包括混合级和输出级。混合级包括混合电路，混合电路混合差分数据信号和反相延迟差分数据信号以产生混合差分数据信号，反相延迟差分数据信号是被延迟了延迟时段并被反相的差分数据信号。输出级包括第一和第二输出级电流源以及晶体管的第一和第二输出级差分对。输出级差分对的每一个中的晶体管的源极都共同耦合在一起并被提供有来自对应的一个输出级电流源的输出级操作电流。第一输出级差分对中的晶体管的栅极被提供有差分数据信号且第二输出级差分对中的晶体管的栅极被提供有混合差分数据信号。第一和第二输出级差分对中的对应的晶体管的漏极都共同耦合从而形成输出节点，从该输出节点输出加重差分数据信号。此外，混合级包括混合比设定电路，其将差分数据信号和反相延迟差分数据信号之间的混合比设定为1∶0、1∶1和0∶1中一种。

在一个示例中，混合电路可包括第一和第二混合级电流源以及晶体管的第一和第二混合级差分对。混合级差分对中的晶体管中的每一个的源极都共同耦合在一起并被提供有来自混合级电流源中对应的一个的混合级操作电流。第一混合级差分对中的晶体管的栅极可被提供有差分数据信号，且第二混合级差分对中的晶体管的栅极可被提供有反相延迟差分数据信号。第一和第二混合级差分对中的对应的晶体管的漏极可以都共同连接从而形成混合级输出节点，从该输出节点输出混合差分数据信号。此外，混合比设定电路可以通过如下中一种设定混合比：(1)使得能够或者使得不能够对第一和第二混合级差分对中的每一个提供混合级操作电流；以及(2)使得能够或者使得不能够对第一和第二混合级差分对的每一个中的晶体管的栅极提供差分数据信号和反相延迟差分数据信号中的一个。

此外，第一和第二混合级电流源的每一个可提供第一混合级操作电流和为第一混合级操作电流的两倍的第二混合级操作电流，且混合比设定电路(1)通过使第一和第二混合级电流源的每一个能够向第一和第二混合级差分对中对应一个提供第一混合级操作电流可将混合比设定为1∶1；以及(2)通过使得第一和第二混合级电流源中的一个能够将第二混合级操作电流提供给第一和第二混合级差分对中对应的一个以及使得第一和第二混合级电流源中的另一个不能够将第二混合级操作电流提供给第一和第二混合级差分对中对应的一个，而可将混合比设定为1∶0和0∶1中的一种。

在一个实施例中，混合电路包括：第一混合电路，其通过以第一混合比混合差分数据信号和反相延迟差分数据信号而产生第一混合差分数据信号；以及第二混合电路，其通过以第二混合比混合差分数据信号和反相延迟差分数据信号而产生第二混合差分数据信号。第二输出级电流源可包括第一和第二加重电流源，且第二输出级差分对可包括晶体管的第一和第二加重差分对。加重差分对的每一个中的晶体管的源极都共同耦合在一起且被提供有来自加重电流源中对应的一个的加重电流，从第一和第二加重电流源提供的加重电流彼此不同。第一加重差分对中的晶体管的栅极可被提供有第一混合差分数据信号，且第二加重差分对中的晶体管的栅极可被提供有第二混合差分数据信号。此外，混合比设定电路可将第一和第二混合比的每一个的混合比设定为1∶0、1∶1和0∶1中的一种。

在另一实施例中，反相延迟差分数据信号可包括反相第一拍延迟差分数据信号，其是延迟了第一延迟时段并被反相的差分数据信号，以及反相第二拍延迟差分信号，其是延迟了第二延迟时段并被反相的差分数据信号，其中第二延迟时段不同于第一延迟时段。混合电路可包括第一混合电路，其通过以第一混合比混合差分数据信号和反相第一拍延迟差分数据信号而产生第一混合差分数据信号，以及第二混合电路，其通过以第二混合比混合差分数据信号和反相第二拍延迟差分数据信号而产生第二混合差分数据信号。第二输出级电流源可包括第一和第二加重电流源，且第二输出级差分对可包括晶体管的第一和第二加重差分对。加重差分对的每一个中的晶体管的源极可以共同耦合在一起且被提供有来自加重电流源中对应的一个的加重电流。第一加重差分对中的晶体管的栅极可被提供有第一混合差分数据信号，且第二加重差分对中的晶体管的栅极可被提供有第二混合差分数据信号。此外，混合比设定电路可将第一和第二混合比的每一个设定为1∶0、1∶1和0∶1中的一种。

在一个示例中，反相延迟差分数据信号可包括反相第一拍延迟差分数据信号，其是延迟了第一延迟时段并被反相的差分数据信号，以及反相第二拍延迟差分数据信号，其是延迟了第二延迟时段并被反相的差分数据信号，第二延迟时段不同于第一延迟时段。混合电路可通过混合差分数据信号、反相第一拍延迟差分数据信号以及反相第二拍延迟差分数据信号而产生混合差分数据信号。此外，混合比设定电路可将差分数据信号、反相第一拍延迟差分数据信号以及第二拍延迟差分数据信号之间的混合比设定为1∶0∶0、1∶1∶0、1∶0∶1、0∶1∶0、0∶0∶1和0∶1∶1中的一种。

本公开的另一方面提供一种控制加重差分数据信号的加重水平的方法。该方法包括提供输出级，输出级包括第一和第二输出级电流源和晶体管的第一和第二输出级差分对。输出级差分对的每一个中的晶体管的源极都共同耦合在一起且被提供有来自输出级电流源中对应的一个的输出级操作电流，且第一和第二输出级差分对中的对应的晶体管的漏极都共同连接以形成输出节点。该方法还包括以混合比混合差分数据信号和反相延迟差分数据信号，从而产生混合差分数据信号，将该差分数据信号输入至第一输出级差分对中的晶体管的栅极并且将混合差分数据信号输入至第二输出级差分对中的晶体管的栅极，且从输出节点输出加重差分数据信号。此外，该方法包括通过将混合比设定为1∶0、1∶1和0∶1中的一种而控制加重差分数据信号的加重水平。

本发明的另一方面提供一种设计差分输出缓冲器的方法，包括设计混合级和输出级。混合级包括以混合比混合差分数据信号和反相延迟差分数据信号以产生混合差分数据信号的混合电路。输出级包括第一和第二输出级电流源以及晶体管的第一和第二输出级差分对。输出级差分对的每一个中的晶体管的源极都共同耦合在一起且被提供有来自输出级电流源的对应的一个的输出级操作电流，第一输出级差分对中的晶体管的栅极被提供有差分数据信号且第二输出级差分对中的晶体管的栅极被提供有混合差分数据信号，且第一和第二输出级差分对中对应的晶体管的漏极都共同连接从而形成输出节点，从该输出节点输出加重差分数据信号。输出级的设计包括确定第一和第二输出级差分对中的晶体管的尺寸，使得(1)第一和第二输出级差分对中的晶体管的总尺寸有能力通过传输线发送加重差分数据信号，以及(2)第一和第二输出级差分对中的晶体管的尺寸组合使得能够通过将混合比设定为1∶0、1∶1和0∶1中一种而实现加重差分数据信号的所需加重水平。

本发明的效果

根据本公开的差分输出驱动器可在不增加输出电容和芯片面积的情况下精确地以多水平控制加重量。

附图说明

图1是第一示例性差分输出缓冲器的电路图。

图2是图1中所示的第一示例性差分输出缓冲器中的示例性混合电路的电路图。

图3是第二示例性差分输出缓冲器的电路图。

图4是第三示例性差分输出缓冲器的电路图。

图5是第四示例性差分输出缓冲器的电路图。

图6是图5中所示的第四示例性差分输出缓冲器中的第二示例性混合电路的电路图。

附图标记

10A，10B，10C，10D：混合级

11，12a，12b，12c，13a，13b，13c：缓冲器

12，13，13D：混合电路

14，14D：混合比设定电路

20A，20B，20C，20D：输出级

21，22，26：输出级差分对

21a，21b，22a，22b，23，24，26a，26b，27，121a，121b，122a，122b，124a，124b，126b，126b：晶体管

100A，100B，100C，100D：差分输出缓冲器

121，122，126：混合级差分对

123，124，127：混合级电流源

123a，123b，124a，124b，127a，127b：恒流源

125a，125b：混合级负载电阻

具体实施方式

以下将参考附图说明本公开的各种示例性实施例。

图1是根据本公开的第一示例性差分输出缓冲器的电路图。图1中所示的示例性差分输出缓冲器100A输出加重差分信号V_OUT和V_{OUT_B}，在其中加重了差分数据信号V_IN和V_{IN_B}的转换。

差分输出缓冲器100A包括混合级10A和输出级20A。混合级10A通过混合差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_IN和EV_{IN_B}而产生混合差分数据信号。反相延迟差分数据信号EV_IN和EV_{IN_B}是延迟了一拍并被反相的差分数据信号V_IN和V_{IN_B}。这里的“拍”是延迟时段的单位。例如可通过使用与时钟信号同步地保持并输出信号的触发器来延迟差分数据信号V_IN和V_{IN_B}。

混合级10A包括第一缓冲器11和混合电路12。缓冲器11接收差分数据信号V_IN和V_{IN_B}并输出差分数据信号V_A1和V_A2，其与差分数据信号V_IN和V_{IN_B}具有相同的逻辑。缓冲器11可被省略，但优选提供缓冲器11以利用从混合电路12输出的混合差分数据信号V_B1和V_B2的时序调整差分数据信号V_A1和V_A2的时序。

混合电路12还包括第二缓冲器12a和第三缓冲器12b。第二缓冲器12a接收差分数据信号V_IN和V_{IN_B}，且第三缓冲器12b接收延迟差分数据信号EV_IN和EV_{IN_B}，延迟差分数据信号EV_IN和EV_{IN_B}是延迟了一拍的差分数据信号V_IN和V_{IN_B}。如图1中所示，以圆圈标记的第三缓冲器12b的反相输出端子以及没有以圆圈标记的第二缓冲器12a的非反相输出端子耦合从而形成第一输出端子，该第一输出端子输出输出信号V_B1。同时，以圆圈标记的第二缓冲器12a的反相输出端子以及没有以圆圈标记的第三缓冲器12b的非反相输出端子耦合从而形成第二输出端子，该第二输出端子输出输出信号V_B2。

因此，混合电路12通过将差分数据信号V_IN和V_{IN_B}输入至第二缓冲器12a并且将延迟差分数据信号EV_IN和EV_{IN_B}输入至第三缓冲器12b来混合差分数据信号V_IN和V_{IN_B}与延迟差分数据信号EV_IN和EV_{IN_B}的反相信号。即，混合电路12混合差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN，从而产生混合差分数据信号V_B1和V_B2。这里，使用如上所述具有彼此耦合的输出端子的差分缓冲器12a和12b，且选择这些差分缓冲器的适当输入端子以输入差分数据信号V_IN和V_{IN_B}以及延迟差分数据信号EV_IN和EV_{IN_B}，使得能够在不使用反相电路的情况下混合差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN。

具体而言，混合电路12以1∶0、1∶1和0∶1的混合比混合差分数据信号V_IN和V_{IN_B}与作为延迟差分数据信号EV_IN和EV_{IN_B}的反相信号的反相延迟差分数据信号EV_{IN_B}和EV_IN，并产生具有相应混合比的混合差分数据信号V_B1和V_B2。混合比由图1中未示出的混合比设定电路来设定。

输出级20A具有包括第一晶体管21a和第二晶体管21b的第一输出差分对21，以及包括第三晶体管22a和第四晶体管22b的第二输出差分对22。

第一晶体管21a和第二晶体管21b的源极都共同连接至晶体管23的漏极。操作为恒流源的晶体管23的源极连接至接地端。第一晶体管21a和第二晶体管21b具有彼此相同的尺寸。类似地，第三晶体管22a和第四晶体管22b的源极都连接至晶体管24的漏极。操作为恒流源的晶体管24的源极连接至接地端。第三晶体管22a和第四晶体管22b具有彼此相同的尺寸。

第一输出差分对21中的第一晶体管21a(其接收差分数据信号V_A1到栅极)的漏极，以及第二输出差分晶体管对22中的第三晶体管22a(其在栅极接收混合差分数据信号V_B1)的漏极都共同连接以形成第一输出节点。第一输出节点连接至第一输出级负载电阻25a的一个端子，并且第一输出级负载电阻25a的另一端子连接至电源V_DD。类似地，第一输出差分对21中的第二晶体管21b(其接收差分数据信号V_A2到栅极)的漏极，以及第二输出差分晶体管对22中的第四晶体管22b(其在栅极接收混合差分数据信号V_B2)的漏极都共同连接以形成第二输出节点。第二输出节点连接至第二输出级负载电阻25b的一个端子，并且第二输出级负载电阻25b的另一端子连接至电源V_DD。

因此，输出级20A通过将差分数据信号V_A1和V_A2与混合差分数据信号V_B1和V_B2相加并进一步将相加的结果反相而产生输出信号V_OUT和V_{OUT_B}。输出级20A从输出节点，即在共同连接至第一输出级负载电阻25a的第一和第三晶体管21a和22a的漏极与共同连接至第二输出级负载电阻25b的第二和第四晶体管21b和22b的漏极之间，输出差分输出信号V_OUT和V_{OUT_B}。

因此，整个差分输出缓冲器100A通过混合差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN而产生差分输出信号V_OUT和V_{OUT_B}。

如果不需要预加重功能，则差分输出缓冲器可构造为不具有混合电路12和第二输出级差分对22。即，差分输出缓冲器可构造为仅具有缓冲器11、第一输出级差分对21以及构成恒流源的晶体管23。假设有能力通过传输线发送信号的这种假想的差分输出缓冲器的晶体管21a，21b和23的每个的相对尺寸是100％。如果第一和第二输出级差分对21和22中的晶体管的相对尺寸的和是100％，那么图1中所示的示例性差分输出缓冲器100A具有相同的通过传输线来发送信号的能力。

例如，示例性差分输出缓冲器100A中的第一输出级差分对21中的第一和第二晶体管21a和21b的相对尺寸以及第二输出级差分对22中的第三和第四晶体管22a和22b的相对尺寸分别是60％和40％。用于恒流源的晶体管23和24可具有与对应的一个输出级差分对中的晶体管的相对尺寸相同的相对尺寸。因此，用于恒流源的晶体管的相对尺寸的和也可以是100％。

因此，图1中所示的示例性差分输出缓冲器100A的输出级20A的总面积可近似与假想差分输出缓冲器的面积相同。应注意，示例性差分输出缓冲器100A具有预加重功能，而假想差分输出缓冲器不具有该功能。换言之，示例性差分输出缓冲器100A在不明显增加面积的情况下提供预加重功能。

此外，示例性差分输出缓冲器100A的输出负载电容，其由输出级差分对中的晶体管的总尺寸决定，也可以近似与假想差分输出缓冲器的负载电容相同。换言之，示例性差分输出缓冲器100A在不明显增加输出负载电容的情况下提供预加重功能。

注意到第一和第二输出级差分对中的晶体管的相对尺寸分别不限于60％和40％。取决于所需加重水平，可将相对尺寸设定为70％和30％、50％和50％等等。

图2是构成图1中所示的第一示例性差分输出缓冲器100A的混合级10A的示例性混合电路的电路图。

示例性混合电路12具有与图1中所示的输出级20A类似的构造。即，示例性混合电路12具有包括第一和第二晶体管121a和121b的第一混合级差分对121以及包括第三和第四晶体管122a和122b的第二混合级差分对122。差分对121和122的每一个中的晶体管具有彼此相同的尺寸。此外与输出级20A不同，第一混合级差分对121中的晶体管的尺寸和第二混合级差分对中的晶体管的尺寸相同。

构成第一混合级差分对121的第一和第二晶体管121a和121b的源极都共同耦合至恒流源123a和123b，恒流源123a和123b构成第一混合级电流源123。类似于图1中所示的输出级中的恒流源，这些恒流源123a和123b中的每一个例如都可由晶体管构成。类似地，构成第二混合级差分对122的第三和第四晶体管122a和122b的源极都共同耦合至恒流源124a和124b，恒流源124a和124b构成第二混合级电流源124。这四个恒流源123a、123b、124a和124b中的每一个都提供相同电流。

第一混合级差分对121中的第一晶体管121a的漏极以及第二混合级差分对122中的第三晶体管122a的漏极都共同连接至第一混合级负载电阻125a的端子中的一个。第一混合级负载电阻125a的另一个端子连接至电源V_DD。类似地，第一混合级差分对121中的第二晶体管121b的漏极和第二混合级差分对122中的第四晶体管122b的漏极都共同连接至第二混合级负载电阻125b的一个端子。第二混合级负载电阻125b的另一个端子连接至电源V_DD。

第一混合级差分对121接收差分数据信号V_IN和V_{IN_B}，且第二混合级差分对122接收延迟差分数据信号EV_IN和EV_{IN_B}。具体而言，第一混合级差分对121中的第一和第二晶体管121a和121b的栅极接收差分数据信号V_IN和V_{IN_B}，且第二混合级差分对122中的第三和第四晶体管122a和122b的栅极接收反相延迟差分数据信号EV_{IN_B}和EV_IN。

即，第一晶体管121a的栅极接收正相差分数据信号V_IN且其漏极耦合至第一晶体管121a的漏极的第三晶体管122a的栅极接收负相延迟差分数据信号EV_{IN_B}。而且，第二晶体管121b的栅极接收负相差分数据信号V_{IN_B}且其漏极耦合至第二晶体管121b的漏极的第四晶体管122b的栅极接收正相延迟差分数据信号EV_IN。这种构造使得能够混合差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN。

图2还示出混合比设定电路14。混合比设定电路14根据控制信号CS控制四个恒流源123a、123b、124a和124b中的每一个。具体而言，混合比设定电路14启用/禁用恒流源的每一个以将源电流提供给包括晶体管121a和121b的第一混合级差分对121以及包括晶体管122a和122b的第二混合级差分对122中的每一个。这里，混合比设定电路14仅进行以下三种模式中的一种；

模式1：使得构成第一混合级电流源123的两个恒流源123a和123b都能够将源电流提供给第一混合级差分对121，并使得构成第二混合级电流源124的两个恒流源124a和124b都不能将源电流提供给第二混合级差分对122；

模式2：使得构成第一混合级电流源123的两个恒流源123a和123b中的一个能够将源电流提供给第一混合级差分对121，使得构成第一混合级电流源123的两个恒流源123a和123b中的另一个不能够将源电流提供给第一混合级差分对121，并使得构成第二混合级电流源124的两个恒流源124a和124b中的一个能够将源电流提供给第二混合级差分对122，使得构成第二混合级电流源124的两个恒流源124a和124b中的另一个不能够将源电流提供给第二混合级差分对122；以及

模式3：使得构成第一混合级电流源123的两个恒流源123a和123b都不能够将源电流提供给第一混合级差分对121，并使得构成第二混合级电流源124的两个恒流源124a和124b都能够将源电流提供给第二混合级差分对122。

混合级分别在模式1、2和3中以1∶0、1∶1和0∶1的混合比混合差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN，并输出具有相应混合比的混合差分数据信号V_B1和V_B2。

混合差分数据信号V_B1和V_B2输入至图1中所示的输出级20A的第二输出级差分对22中的晶体管22a和22b的栅极。这里，混合差分数据信号的差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN之间的混合比是1∶0、1∶1和0∶1中的一种。因此，构成第二输出级差分对22的晶体管22a和22b的栅极接收具有相同电平的信号，或其中一个晶体管的栅极接收具有逻辑电平1的信号，而另一晶体管的栅极接收具有逻辑电平0的信号。无论在哪种情况下，都能在不受差分对的增益变化影响的情况下确定第二输出级差分对22的状态。

即，在前一种情况下，晶体管22a和22b的每一个中流动电流源24提供的电流的一半的电流。在后一种情况下，晶体管22a和22b中的一个流动电流源24提供的全部电流，而另一晶体管中不流动电流。因此，在任何情况下，输出级20A都能以期望的比混合差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN。因此，示例性差分输出缓冲器100A可产生具有期望的加重水平的差分输出信号V_OUT和V_{OUT_B}。

另一方面，用于专利文献1中公开的差分输出缓冲器中的混合电路以表3中所述的各种混合比C2∶C3混合差分数据信号和反相延迟差分数据信号。因此，由于输出级的增益的改变，不能实现期望的加重水平。

例如，表3的第一行中所示的C2∶C3＝100％∶0％的混合比提供0％的期望的加重水平。但是，表3的第三行中所示的C2∶C3＝60％∶40％的混合比没有提供期望的加重水平。即，混合差分数据信号的幅度根据差分数据信号和反相延迟差分数据信号的逻辑电平的组合而改变，且第二输出级差分对的增益取决于混合差分数据信号的幅度而改变。具体而言，当差分数据信号和反相延迟差分数据信号的逻辑电平相同且混合差分数据信号的幅度较大时，第二输出级差分对的增益降低。

因此，不能通过以C3＝40％的比混合反相延迟差分数据信号来实现16％的期望的加重水平。由于增益下降，实际实现的加重水平小于期望的水平。

表1示出图1和2中所示的第一示例性差分输出缓冲器100A在每种模式下产生的输出信号或加重差分信号V_OUT和V_{OUT_B}中的差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN的混合比。具体而言，表1分别在“VIN”列中示出差分数据信号V_IN和V_{IN_B}的百分比以及在“EV”列中示出反相延迟差分数据信号EV_{IN_B}和EV_IN的百分比。表1还示出构成图1中所示的输出级20A的第一和第二输出级差分对21和22对百分比的贡献。注意到第一输出级差分对21贡献于“EV”的百分比，而第二输出级差分对22贡献于“VIN”和“EV”的百分比。

表1

表1的第一行示出第一模式下的百分比，其中图2中所示的混合电路12的混合比是1∶0。在第一模式下，第二输出级差分对22仅接收源自差分数据信号V_IN和V_{IN_B}的信号。第一和第二输出级差分对分别以60％和40％的百分比从输出级20A贡献于输出信号或加重差分信号V_OUT和V_{OUT_B}。因此在第一模式下，加重差分信号V_OUT和V_{OUT_B}中的“VIN”和“EV”的百分比分别是100％和0％。

表1的第二行示出在第二模式下的百分比，其中混合电路12的混合比是1∶1。在第二模式下，第二输出级差分对22接收源自以1∶1的比例混合的差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN的信号。因此，第二输出级差分对22对加重差分数据信号V_OUT和V_{OUT_B}中的“VIN”和“EV”的贡献分别是20％和20％。而第一输出级差分对21排他地以60％的百分比贡献于“VIN”。因此，加重差分信号V_OUT和V_{OUT_B}中的“VIN”和“EV”中的百分比总计分别为80％和20％。

表1的第三行示出在第三模式下的百分比，其中混合电路12的混合比是0∶1。在第三模式下，第二输出级差分对22仅接收源自反相延迟差分数据信号EV_{IN_B}和EV_IN的信号。因此，第二输出级差分对22对加重差分数据信号V_OUT和V_{OUT_B}中的“VIN”和“EV”的贡献分别是0％和40％。因此，加重差分信号V_OUT和V_{OUT_B}中的“VIN”和“EV”的百分比总计分别为60％和40％。

在第一示例性差分输出缓冲器100A中，第一和第二输出级差分对21和22中的晶体管的总尺寸有能力通过传输线发送输出信号。此外，第一和第二输出级差分对21和22中的晶体管的尺寸的组合使得能够通过将混合电路12的混合比设定为1∶0、1∶1和0∶1而实现表1中所示的所需加重水平。即，设计第一示例性差分输出缓冲器100A使得i)第一和第二输出级差分对21和22中的晶体管的总尺寸有能力通过传输线发送输出信号，以及ii)第一和第二输出级差分对21和22中的晶体管的尺寸的组合使得能够通过将混合比设定为1∶0、1∶1和0∶1而实现所需加重水平。

可利用CAD(计算机辅助设计)系统执行示例性差分输出缓冲器的设计以产生布局数据。布局数据用于产生掩模数据，且利用掩模数据形成的掩模用于制造包括示例性差分输出缓冲器的半导体集成电路。

在第一示例性实施例中，图1中所示的第一和第二输出级差分对21和22中晶体管的尺寸或第一和输出级差分对21和22的贡献分别被设定为60％和40％。可根据所需加重水平调整上述贡献。

在第一示例性实施例中，图2中所示的混合电路12包括两个混合级差分对121和122，每个都提供相同电流的四个恒流源123a、123b、124a和124b，以及混合比设定电路13。混合电路12具有如下构造：提供四个恒流源中的两个用于第一和第二混合级差分对的每一个，且混合比设定电路控制恒流源的开启和关闭。

混合电路可具有各种其他构造。例如，因为在任意模式下在示例性混合电路中仅四个恒流源中的两个开启，所以混合电路可仅由两个恒流源构造。混合电路具有开关以将(i)两个恒流源都连接至第一混合级差分对121，(ii)将两个恒流源中的一个连接至第一和第二混合级差分对121和122的每一个，或(iii)将两个恒流源都连接至第二混合级差分对122。

还能够将受控以开启和关闭的一个恒流源提供给第一和第二混合级差分对121和122的每一个。在这种情况下，当一个恒流源开启而另一个恒流源关闭时，混合电路12中流动的电流变为在两个恒流源同时开启的情况下在混合电路中流动的电流的一半。因此，混合差分数据信号的共模电压增大且混合差分数据信号的幅度变为两个恒流源同时开启时的幅度的一半。

但是，还能设计输出级20A使其至少在电源电压V_DD较高时接受具有降低的幅度的混合差分数据信号。具体而言，输出级20A可设计为使得(i)第二输出级差分对22中的晶体管22a和22b中的一个中流过电流源24的全部电流而另一个不流过电流，以及(ii)即使在混合差分数据信号的幅度降低时仍然保持输出信号的幅度。

还可能启用/禁用包括差分数据信号VIN和VIN B以及反相延迟差分数据信号EV_{IN_B}和EV_IN的输入信号到第一和第二混合级差分对121和122的供应。在这种情况下，为第一和第二混合级差分对121和122的每一个提供的恒流源可在所有模式下都保持开启。

第一示例性实施例及其各种改型的精神都可应用于第二和后续示例性实施例。

图3是根据本公开的第二示例性差分输出缓冲器的电路图。

图3中所示的第二示例性差分输出缓冲器100B具有混合级10B和输出级20B。混合级10B包括缓冲器11和混合电路12，这与第一示例性差分输出缓冲器100A的混合级10A相同。第二示例性差分输出缓冲器中的混合级10B还包括另一混合电路13。类似于混合电路12，混合电路13包括两个缓冲器，即，包括第四缓冲器13a和第五缓冲器13b。第四缓冲器13a接收差分数据信号V_IN和V_{IN_B}，且第五缓冲器13b接收延迟差分数据信号EV_IN和EV_{IN_B}。与图2中所示的混合电路12相同，混合电路13也以1∶0、1∶1和0∶1中的一种混合比混合差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN。

类似于图1中所示的第一示例性差分输出缓冲器100A的输出级20A，图3中所示的第二示例性差分输出缓冲器100B的输出级20B包括第一和第二输出级差分对21和22。此外，第二示例性差分输出缓冲器100B的输出级20B包括第三输出级差分对26。而且，构成第二示例性差分输出缓冲器100B中的第二输出级差分对22b的第三和第四晶体管22a和22b的尺寸不同于图1中所示的第一示例性差分缓冲器100A中相同晶体管的尺寸。

即，第一示例性差分输出缓冲器100A中的第三和第四晶体管22a和22b具有40％的相对尺寸。另一方面，第二示例性差分输出缓冲器100B中的第三和第四晶体管22a和22b具有30％的相对尺寸。因此，晶体管24也具有30％的相对尺寸且由晶体管24形成的恒流源提供第二示例性差分输出缓冲器100B的输出级20B中流动的总电流的30％。

第三输出级差分对26包括第五晶体管26a和第六晶体管26b。第五和第六晶体管的源极都共同耦合至晶体管27的漏极，该晶体管27用作恒流源。第五晶体管26a的漏极与第一和第三晶体管21a和22a的漏极共同耦合在一起。第六晶体管26b的漏极与第二和第四晶体管21b和22b的漏极共同耦合在一起。

构成第三输出级差分对26的第五和第六晶体管26a和26b具有10％的相对尺寸。构成恒流源的晶体管27也具有10％的相对尺寸并提供输出级20B的总电流的10％。即，在第二示例性差分输出缓冲器100B中，第一、第二和第三输出级差分对21、22和23中的晶体管的总尺寸是100％。

第二混合电路13的输出信号，或第二混合差分数据信号，V_C1和V_C2提供至构成第三输出级差分对23的第五和第六晶体管26a和26b的相应栅极。因此，输出级20B分别以60％、30％和10％的比例将差分数据信号V_A1和V_A2、混合差分数据信号V_B1和V_B2以及第二混合差分数据信号V_C1和V_C2相加而产生输出信号V_OUT和V_{OUT_B}。

表2示出图3中所示的第二示例性差分输出缓冲器100B产生的输出信号或加重差分信号V_OUT和V_{OUT_B}中的差分数据信号V_IN和V_{IN_B}与反相延迟差分数据信号EV_{IN_B}和EV_IN的混合比。与表1相同，取决于两个混合电路12和13中的混合比，表2分别在列“VIN”中示出差分数据信号V_IN和V_{IN_B}以及在列“EV”中示出反相延迟差分数据信号EV_{IN_B}和EV_IN的百分比。表2还示出构成输出级20B的第一、第二和第三输出级差分对21，22和26对百分比的贡献。

表2

如表2中所示，图3中所示的第二示例性差分输出缓冲器100B可以以5％的步长将“EV”的百分比从0％改变至40％。即，第一、第二和第三输出级差分对21、22和26中的晶体管的尺寸的组合使得能够通过将混合电路12和13的每一个中的混合比设定为1∶0、1∶1以及0∶1而实现表2中的所需加重水平。此外，第一、第二和第三输出级差分对21、22和26中的晶体管的总尺寸有能力通过传输线发送输出信号。

因此，设计第二示例性差分输出缓冲器100B使得i)第一、第二和第三输出级差分对21、22和26中的晶体管的总尺寸有能力通过传输线发送输出信号，以及ii)第一、第二和第三输出级差分对21、22和26中的晶体管的尺寸的组合使得能够通过将混合电路12和13的每一个中的混合比设定为1∶0、1∶1以及0∶1而实现所需加重水平。

图4是根据本公开的第三示例性差分输出缓冲器的电路图。

图4中所示的差分输出缓冲器100C包括混合级10C和输出级20C。混合级20C的构造与图3中所示的第二示例性差分输出缓冲器100B中的混合级20B的构造相同。但是，构成第三示例性差分输出缓冲器100C的混合电路13的第六缓冲器13b接收不同的输入信号。

即，图3中所示的第二示例性差分输出缓冲器100B的混合级10B中的第六缓冲器13b接收延迟差分数据信号EV_IN和EV_{IN_B}，而图4中所示的第三示例性差分输出缓冲器100C的混合级10C中的第六缓冲器13b接收第二延迟差分数据信号EV2_IN和EV2_{IN_B}。这里，延迟差分数据信号EV_IN和EV_{IN_B}是差分数据信号V_IN和V_{IN_B}延迟了一拍的延迟时段的信号。而第二延迟差分数据信号EV2_IN和EV2_{IN_B}是差分数据信号V_IN和V_{IN_B}延迟了例如两拍的第二延迟时段的信号。因此，图4中所示的第三示例性差分输出缓冲器100C可以以变化的电平在两拍的时段中继续进行加重。

表3示出图4中所示的第三示例性差分输出缓冲器100C产生的输出信号或者加重差分信号V_OUT和V_{OUT_B}中的差分数据信号V_IN和V_{IN_B}、反相延迟差分数据信号EV_{IN_B}和EV_IN以及反相第二延迟差分数据信号EV2_IN和EV2_{IN_B}的混合比。与表1和2相同，表3分别在列“VIN”中示出差分数据信号V_IN和V_{IN_B}的百分比以及在列“EV”中示出反相延迟差分数据信号EV_{IN_B}和EV_IN的百分比。表3还示出列“EV2”中的反相第二延迟差分数据信号EV2_{IN_B}和EV2_IN的百分比。表3还示出构成第三示例性差分输出缓冲器100C的输出级20C的第一、第二和第三输出级差分对21、22和26对百分比的贡献。

表3

如表3中所示，第三示例性差分输出缓冲器100C可以以变化的电平在两拍的延迟时段中继续进行加重。此外，类似于图3中所示的第二示例性差分输出缓冲器100b，第一、第二和第三输出级差分对21、22和26中的晶体管的尺寸的组合使得能够通过将混合电路12和13的每一个中的混合比设定为1∶0、1∶1以及0∶1而实现表3中的所需加重水平。此外，类似于图3中所示的第二示例性差分输出缓冲器100B，第一、第二和第三输出级差分对21、22和26中的晶体管的总尺寸有能力通过传输线发送输出信号。

因此，类似于第二示例性差分输出缓冲器100B，设计第三示例性差分输出缓冲器100C使得i)第一、第二和第三输出级差分对21、22和26中的晶体管的总尺寸有能力通过传输线发送输出信号，以及ii)第一、第二和第三输出级差分对21、22和26中的晶体管的尺寸的组合使得能够通过将混合电路12和13的每一个中的混合比设定为1∶0、1∶1以及0∶1而实现所需加重水平。

图5是根据本公开的第四示例性差分输出缓冲器的电路图。

图5中所示的第四示例性差分输出缓冲器100D包括混合级10D以及输出级20D。输出级20D的构造与图3中所示的第二示例性差分输出缓冲器中的输出级20B以及图4中所示的第三示例性差分输出缓冲器100C中的20C的构造相同。但是，与第二和第三示例性差分输出缓冲器100B和100C不同，第四示例性差分缓冲器100D的混合电路12D和13D分别具有三个缓冲器12a、12b和12c，以及13a、13b和13c。

构成混合电路12D和13D的每一个的这三个缓冲器12a、12b和12c，以及13a、13b和13c分别接收差分数据信号V_IN和V_{IN_B}、延迟差分数据信号EV_IN和EV_{IN_B}，以及第二延迟差分数据信号EV2_IN和EV2_{IN_B}。延迟差分输出信号EV_IN和EV_{IN_B}以及第二延迟差分数据信号EV2_IN和EV2_{IN_B}是差分数据信号V_IN和V_{IN_B}分别延迟一拍和两拍的时段的信号。

图6是图5中所示的第四示例性差分输出缓冲器100D中的示例性混合电路12D的电路图。第四示例性差分输出缓冲器100D中的另一混合电路13D的结构与混合电路12D的结构相同。

类似于图2中所示的第一示例性混合电路12，图6中所示的第二示例性混合电路12D包括第一和第二混合级差分对121和122。此外，第二示例性混合电路12D包括第三混合级差分对126。第三混合级差分对126的晶体管126a和126b的源极都共同耦合至第三混合级电流源127。

第三混合级电流源127包括两个恒流源127a和127b。这些恒流源127a和127b的每一个提供的电流与其他恒流源123a、123b、124a和124b的每一个提供的电流相同。第三混合级差分对126中的一个晶体管126a的漏极共同耦合至晶体管121a和122b的漏极。第三混合级差分对126中的另一个晶体管126b的漏极共同耦合至晶体管121b和122b的漏极。

第三混合级差分对126接收第二延迟差分数据信号EV2_IN和EV2_{IN_B}。具体而言，第三混合级差分对126中的晶体管126a和126b的栅极接收反相第二延迟差分数据信号EV2_{IN_B}和EV2_IN。因此，第二示例性混合电路12D可混合差分数据信号V_IN和V_{IN_B}、反相延迟差分数据信号EV_{IN_B}和EV_IN以及反相第二延迟差分数据信号EV2_{IN_B}和EV2_IN。

图6中所示的第二示例性混合电路12D包括第二混合比设定电路14D，其根据控制信号CS控制第一、第二和第三混合级电流源123、124和127中的六个恒流源123a、123b、124a、124b、127a和127b中的每一个的开启和关闭。但是注意到，第二混合比设定电路14D保持这些混合级电流源中的一个关闭，且以与图2中所示的混合比设定电路14相同的方式控制混合级电流源中的另两个。

例如，第二混合比设定电路14D可保持第三混合级电流源127中的两个恒流源127a和127b关闭，且以与图2中所示的第一混合比设定电路14的相同控制方式控制第一和第二混合级电流源123和124中的恒流源123a、123b、124a和124b开启。因此，第二混合比设定电路14D实现与第一混合比设定电路14相同的第一至第三模式。此外，第二混合比设定电路14D可保持第二混合级电流源124中的两个恒流源124a和124b关闭，并控制第一和第三混合级电流源123和127中的恒流源的开启和关闭，从而实现以下第四至第六模式；

模式4：开启构成第一混合级电流源123的两个恒流源123a和123b，并关闭构成第三混合级电流源127的两个恒流源127a和127b；

模式5：开启构成第一混合级电流源123的两个恒流源123a和123b中的一个并关闭另一个，且开启构成第三混合级电流源127的两个恒流源127a和127b中的一个并关闭另一个；以及

模式6：关闭构成第一混合级电流源123的两个恒流源123a和123b，并开启构成第三混合级电流源127的两个恒流源127a和127b。

而且，第二混合比设定电路14D可以保持构成第一混合级电流源123的两个恒流源123a和123b关闭并控制第二和第三混合级电流源124和127中的恒流源的开启和关闭，从而实现第七至第九模式；

模式7：开启构成第二混合级电流源124的两个恒流源124a和124b，并关闭构成第三混合级电流源127的两个恒流源127a和127b；

模式8：开启构成第二混合级电流源124的两个恒流源124a和124b中的一个并关闭另一个，且开启构成第三混合级电流源127的两个恒流源127a和127b中的一个并关闭另一个；以及

模式9：关闭构成第二混合级电流源124的两个恒流源124a和124b，并开启构成第三混合级电流源127的两个恒流源127a和127b。

但是注意到，第四模式等同于第一模式，第七模式等同于第三模式，且第九模式等同于第六模式。因此，第二混合比设定电路14D实际上选择六个模式中的一种。图5中所示的第四示例性差分输出缓冲器100D中包括的另一混合电路13D也包括具有相同功能的混合比设定电路。

表4是第四示例性差分输出缓冲器100D能够实现的加重列表。

表4

如表4中所示，图4中所示的第四示例性差分输出缓冲器100D可以变化的电平在两拍的时段中继续进行加重。此外，第一、第二和第三输出级差分对21、22和26中的晶体管的尺寸的组合使得能够通过将混合电路12D和13D的每一个中的混合比设定为1∶0∶0、1∶1∶0、1∶0∶1、0∶1∶0、0∶0∶1和0∶1∶1而实现表4中所示的所需加重水平。此外，第一、第二和第三输出级差分对21、22和26中的晶体管的总尺寸有能力通过传输线发送输出信号。

因此，设计第四示例性差分输出缓冲器100D使得i)第一、第二和第三输出级差分对21、22和26中的晶体管的总尺寸有能力通过传输线发送输出信号，以及ii)第一、第二和第三输出级差分对21、22和26中的晶体管的尺寸的组合使得能够通过将各个混合电路12D和13D中的混合比设定为1∶0∶0、1∶1∶0、1∶0∶1、0∶1∶0、0∶0∶1和0∶1∶1而实现所需加重水平。

还可能提供能在三个或更多拍的时段中继续进行加重的差分输出缓冲器。

Claims (13)

1.一种差分输出缓冲器，包括：

混合级，所述混合级包括混合电路，所述混合电路混合差分数据信号以及将所述差分数据信号延迟了延迟时段并反相的反相延迟差分数据信号从而产生混合差分数据信号；以及

输出级，所述输出级包括第一和第二输出级电流源以及晶体管的第一和第二输出级差分对，所述输出级差分对的每一个中的晶体管的源极都共同耦合在一起并被提供有来自所述输出级电流源中对应的一个的输出级操作电流，所述第一输出级差分对中的晶体管的栅极被提供有差分数据信号且所述第二输出级差分对中的晶体管的栅极被提供有所述混合差分数据信号，并且所述第一和第二输出级差分对中的对应的晶体管的漏极共同连接以形成输出节点，从所述输出节点输出加重差分数据信号，

其中所述混合级包括混合比设定电路，所述混合比设定电路将所述差分数据信号和所述反相延迟差分数据信号之间的混合比设定为1∶0、1∶1和0∶1中的一种。

2.根据权利要求1所述的差分输出缓冲器，其中：

所述混合电路包括第一和第二混合级电流源以及晶体管的第一和第二混合级差分对，所述混合级对的每一个中的晶体管的源极都共同耦合在一起并被提供有来自所述混合级电流源中对应的一个的混合级操作电流，所述第一混合级差分对中的晶体管的栅极被提供有所述差分数据信号且所述第二混合级差分对中的晶体管的栅极被提供有所述反相延迟差分数据信号，并且所述第一和第二混合级差分对中对应的晶体管的漏极共同连接至相应的混合级负载电阻以形成混合级输出节点，从所述混合级输出节点输出所述混合差分数据信号，

其中所述混合比设定电路通过以下一种设定所述混合比：

(1)使得能够或者不能够将所述混合级操作电流提供给所述第一和第二混合级差分对的每一个；以及

(2)使得能够或者不能够将所述差分数据信号和所述反相延迟差分数据信号中的一个提供给所述第一和第二混合级差分对的每一个中的晶体管的栅极。

3.根据权利要求2中所述的差分输出缓冲器，其中：

所述第一和第二混合级电流源的每一个提供第一混合级操作电流和第二混合级操作电流，所述第二混合级操作电流是所述第一混合级操作电流的两倍；并且

所述混合比设定电路如下设定所述混合比：

(1)通过使所述第一和第二混合级电流源的每一个能够将所述第一混合级操作电流提供给所述第一和第二混合级差分对中的对应的一个来将所述混合比设定为1∶1；以及

(2)通过使所述第一和第二混合级电流源中的一个能够将所述第二混合级操作电流提供给所述第一和第二混合级差分对中对应的一个并且使所述第一和第二混合级电流源中的另一个不能将所述第二混合级操作电流提供给所述第一和第二混合级差分对中对应的一个而将所述混合比设定为1∶0和0∶1中的一种。

4.根据权利要求1至3中任一项所述的差分输出缓冲器，其中：

所述混合电路包括：第一混合电路，通过以第一混合比混合所述差分数据信号和所述反相延迟差分数据信号而产生第一混合差分数据信号；以及第二混合电路，通过以第二混合比混合所述差分数据信号和所述反相延迟差分数据信号而产生第二混合差分数据信号；

所述第二输出级电流源包括第一和第二加重电流源；

所述第二输出级差分对包括晶体管的第一和第二加重差分对，所述加重差分对的每一个中的晶体管的源极都共同耦合在一起并被提供有来自所述加重电流源中对应的一个的加重电流，从所述第一和第二加重电流源提供的加重电流彼此不同，所述第一加重差分对中的晶体管的栅极被提供有所述第一混合差分数据信号且所述第二加重差分对中的晶体管的栅极被提供有所述第二混合差分数据信号；并且

所述混合比设定电路将所述第一和第二混合比的每一个设定为1∶0、1∶1和0∶1中的一种。

5.根据权利要求1至3中任一项所述的差分输出缓冲器，其中：

所述反相延迟差分数据信号包括：反相第一拍延迟差分数据信号，所述反相第一拍延迟差分数据信号是将所述差分数据信号延迟了第一延迟时段并反相的信号；以及反相第二拍延迟差分信号，所述反相第二拍延迟差分信号是将所述差分数据信号延迟了不同于所述第一延迟时段的第二延迟时段并反相的信号；

所述混合电路包括：第一混合电路，通过以第一混合比混合所述差分数据信号和所述反相第一拍延迟差分数据信号而产生第一混合差分数据信号；以及第二混合电路，通过以第二混合比混合所述差分数据信号和所述反相第二拍延迟差分数据信号而产生第二混合差分数据信号；

所述第二输出级电流源包括第一和第二加重电流源；

所述第二输出级差分对包括晶体管的第一和第二加重差分对，所述加重差分对的每一个中的晶体管的源极都共同耦合在一起并被提供有来自所述加重电流源中对应的一个的加重电流，所述第一加重差分对中的晶体管的栅极被提供有所述第一混合差分数据信号且所述第二加重差分对中的晶体管的栅极被提供有所述第二混合差分数据信号；并且

所述混合比设定电路将所述第一和第二混合比的每一个设定为1∶0、1∶1和0∶1中的一种。

6.根据权利要求1至4中任一项所述的差分输出缓冲器，其中：

所述反相延迟差分数据信号包括：反相第一拍延迟差分数据信号，所述反相第一拍延迟差分数据信号是将所述差分数据信号延迟了第一延迟时段并反相的信号；以及反相第二拍延迟差分信号，所述反相第二拍延迟差分信号是将所述差分数据信号延迟了不同于所述第一延迟时段的第二延迟时段并反相的信号；

所述混合电路通过混合所述差分数据信号、所述反相第一拍延迟差分数据信号和所述反相第二拍延迟差分数据信号而产生混合差分数据信号；并且

所述混合比设定电路将所述差分数据信号、所述反相第一拍延迟差分数据信号以及所述反相第二拍延迟差分数据信号之间的混合比设定为1∶0∶0、1∶1∶0、1∶0∶1、0∶1∶0、0∶0∶1和0∶1∶1中的一种。

7.一种控制加重差分数据信号的加重水平的方法，所述方法包括：

提供输出级，所述输出级包括第一和第二输出级电流源以及晶体管的第一和第二输出级差分对，所述输出级差分对的每一个中的晶体管的源极都共同耦合在一起且被提供有来自所述输出级电流源中对应的一个的输出级操作电流，且所述第一和第二输出级差分对中的对应的晶体管的漏极都共同连接以形成输出节点；

以混合比混合差分数据信号和通过将所述差分数据信号延迟了延迟时段并反相而得到的反相延迟差分数据信号，从而产生混合差分数据信号；

将所述差分数据信号输入至所述第一输出级差分对中的晶体管的栅极，并且将所述混合差分数据信号输入至所述第二输出级差分对中的晶体管的栅极；

从所述输出节点输出所述加重差分数据信号；以及

通过将所述混合比设定至1∶0、1∶1和0∶1中的一种而控制所述加重差分数据信号的加重水平。

8.根据权利要求7所述的方法，其中：

所述第二输出级电流源包括第一和第二加重电流源；

所述第二输出级差分对包括晶体管的第一和第二加重差分对，所述加重差分对的每一个中的晶体管的源极都共同耦合在一起并被提供有来自所述加重电流源中对应的一个的加重电流，从所述第一和第二加重电流源提供的加重电流彼此不同；

所述混合包括以第一混合比混合所述差分数据信号和所述反相延迟差分数据信号以产生第一混合差分数据信号，以及以第二混合比混合所述差分数据信号和所述反相延迟差分数据信号以产生第二混合差分数据信号；

所述输入包括将所述第一混合差分数据信号输入至所述第一加重差分对中的晶体管的栅极以及将所述第二混合差分数据信号输入至所述第二加重差分对中的晶体管的栅极；并且

所述控制通过将所述第一和第二混合电路的每一个设定为1∶0、1∶1和0∶1中的一种而控制所述加重水平。

9.根据权利要求7所述的方法，其中：

所述反相延迟差分数据信号包括：反相第一拍延迟差分数据信号，所述反相第一拍延迟差分数据信号是将所述差分数据信号延迟了第一延迟时段并反相的信号；以及反相第二拍延迟差分信号，所述反相第二拍延迟差分信号是将所述差分数据信号延迟了不同于所述第一延迟时段的第二延迟时段并反相的信号；

所述混合包括以第一混合比混合所述差分数据信号和所述反相第一拍延迟差分数据信号以产生第一混合差分数据信号，以及以第二混合比混合所述差分数据信号和所述反相第二拍延迟差分数据信号以产生第二混合差分数据信号；

所述第二输出级电流源包括第一和第二加重电流源；

所述第二输出级差分对包括晶体管的第一和第二加重差分对，所述加重差分对的每一个中的晶体管的源极都共同耦合在一起并被提供有来自所述加重电流源中对应的一个的加重电流；

所述输入包括将所述第一混合差分数据信号输入至所述第一加重差分对中的晶体管的栅极以及将所述第二混合差分数据信号输入至所述第二加重差分对中的晶体管的栅极；并且

所述控制通过将所述第一和第二混合比的每一个设定为1∶0、1∶1和0∶1中的一种而控制所述加重水平。

10.根据权利要求7或8所述的方法，其中：

所述反相延迟差分数据信号包括：反相第一拍延迟差分数据信号，所述反相第一拍延迟差分数据信号是将所述差分数据信号延迟了第一延迟时段并反相的信号；以及反相第二拍延迟差分信号，所述反相第二拍延迟差分信号是将所述差分数据信号延迟了不同于所述第一延迟时段的第二延迟时段并反相的信号；

所述混合包括混合所述差分数据信号、所述反相第一拍延迟差分数据信号以及所述反相第二拍延迟差分数据信号以产生所述混合差分数据信号；并且

所述控制通过将所述差分数据信号、所述反相第一拍延迟差分数据信号以及所述反相第二拍延迟差分数据信号之间的混合比设定为1∶0∶0、1∶1∶0、1∶0∶1、0∶1∶0、0∶0∶1和0∶1∶1中的一种而控制所述加重水平。

11.一种设计差分输出缓冲器的方法，所述方法包括：

设计混合级，所述混合级包括混合电路，所述混合电路以混合比混合差分数据信号和通过将所述差分数据信号延迟了延迟时段并反相而获得的反相延迟差分数据信号以产生混合差分数据信号；以及

设计输出级，所述输出级包括第一和第二输出级电流源以及晶体管的第一和第二输出级差分对，所述输出级差分对的每一个中的晶体管的源极都共同耦合在一起且被提供有来自所述输出级电流源中对应的一个的输出级操作电流，所述第一输出级差分对中的晶体管的栅极被提供有所述差分数据信号且所述第二输出级差分对中的晶体管的栅极被提供有所述混合差分数据信号，并且所述第一和第二输出级差分对中对应的晶体管的漏极都共同连接从而形成输出节点，从所述输出节点输出加重差分数据信号，

其中所述输出级的设计包括确定所述第一和第二输出级差分对中的晶体管的尺寸，使得：

(1)所述第一和第二输出级差分对中的晶体管的总尺寸有能力通过传输线发送所述加重差分数据信号；以及

(2)所述第一和第二输出级差分对中的晶体管的尺寸的组合使得能够通过将所述混合比设定为1∶0、1∶1和0∶1中的一种而实现所述加重差分数据信号的所需加重水平。

12.根据权利要求11所述的方法，其中：

执行所述混合级的设计，使得所述混合电路包括：第一混合电路，通过以第一混合比混合所述差分数据信号和所述反相延迟差分数据信号而产生第一混合差分数据信号；以及第二混合电路，通过以第二混合比混合所述差分数据信号和所述反相延迟差分数据信号而产生第二混合差分数据信号；

执行所述输出级的设计，使得：

所述第二输出级电流源包括第一和第二加重电流源；以及

所述第二输出级差分对包括晶体管的第一和第二加重差分对，所述加重差分对的每一个中的晶体管的源极都共同耦合在一起并被提供有来自所述加重电流源中对应的一个的加重电流，从所述第一和第二加重电流源提供的加重电流彼此不同，所述第一加重差分对中的晶体管的栅极被提供有所述第一混合差分数据信号且所述第二加重差分对中的晶体管的栅极被提供有所述第二混合差分数据信号；并且

所述确定用于确定所述第一输出级差分对中的晶体管的尺寸以及所述第一和第二加重差分对中的晶体管的尺寸，使得：

(1)所述第一输出级差分对和所述第一和第二加重差分对中的晶体管的总尺寸有能力通过传输线发送所述加重差分数据信号；并且

(2)所述第一输出级差分对和所述第一和第二加重差分对中的晶体管的尺寸的组合使得能够通过将所述第一和第二混合比中的每一个设定为1∶0、1∶1和0∶1中的一种而实现所述加重差分数据信号的所需加重水平。

13.根据权利要求11所述的方法，其中：

所述反相延迟差分数据信号包括：反相第一拍延迟差分数据信号，所述反相第一拍延迟差分数据信号是将所述差分数据信号延迟了第一延迟时段并反相的信号；以及反相第二拍延迟差分信号，所述反相第二拍延迟差分信号是将所述差分数据信号延迟了不同于所述第一延迟时段的第二延迟时段并反相的信号；

执行所述混合级的设计，使得所述混合电路包括：第一混合电路，通过以第一混合比混合所述差分数据信号和所述反相第一拍延迟差分数据信号而产生第一混合差分数据信号；以及第二混合电路，通过以第二混合比混合所述差分数据信号和所述反相第二拍延迟差分数据信号而产生第二混合差分数据信号；

执行所述输出级的设计，使得：

所述第二输出级电流源包括第一和第二加重电流源；并且

所述第二输出级差分对包括晶体管的第一和第二加重差分对，所述加重差分对的每一个中的晶体管的源极都共同耦合在一起并被提供有来自所述加重电流源中对应的一个的加重电流，所述第一加重差分对中的晶体管的栅极被提供有所述第一混合差分数据信号且所述第二加重差分对中的晶体管的栅极被提供有所述第二混合差分数据信号；并且

所述确定用于确定所述第一输出级差分对中的晶体管的尺寸以及所述第一和第二加重差分对中的晶体管的尺寸，使得：

(1)所述第一输出级差分对和所述第一和第二加重差分对中的晶体管的总尺寸有能力通过传输线发送所述加重差分数据信号；并且

(2)所述第一输出级差分对以及所述第一和第二加重差分对中的晶体管的尺寸的组合使得能够通过将所述第一和第二混合比的每一个设定为1∶0、1∶1和0∶1中的一种而实现所述加重差分数据信号的所需加重水平。

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