CN102693986B - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

提供了非易失性存储器件及其制造方法。所述非易失性存储器件包括：具有有源区的衬底，所述有源区由隔离层限定并且具有从隔离层向上延伸的第一侧壁；浮栅，所述浮栅与有源区的第一侧壁邻接并从衬底向上延伸，在有源区与浮栅之间插入有隧道电介质层；设置在浮栅之上的栅间电介质层；以及设置在栅间电介质层之上的控制栅。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求于2011年3月22日提交的韩国专利申请No.10-2011-0025261的优先权，其全部内容通过引用合并于此。
技术领域
本发明示例性实施例涉及一种非易失性存储器件及其制造方法。
背景技术
非易失性存储器件是即使断电也能储存数据的存储器件。例如NAND型快闪存储器的各种非易失性存储器件得到了广泛应用。
图1是说明现有的非易失性存储器件的截面图。
参见图1，提供了具有由隔离层11限定的有源区10A的衬底10。
在有源区10A上设置了隧道电介质层12和浮栅13。当从横截面的横向观察时，隧道电介质层12和浮栅13在各个有源区10A之上形成为层叠结构。
在包括隧道电介质层12和浮栅13的所得结构上设置了栅间电介质层14。沿着下方轮廓形成栅间电介质层14。
在栅间电介质层14上设置了沿着横截面横向延伸的控制栅15。
在如上配置的非易失性存储器件中，根据施加到控制栅15的电压来执行用于在浮栅13中储存电荷的编程操作或用于去除储存在浮栅13中的电荷的擦除操作。
由于半导体器件是高度集成的，浮栅13的宽度或者浮栅13之间的间隙显著地减小。由于存储器单元的沟道长度L随着浮栅13的宽度的减小而减小，所以泄漏电流增大，而且难以在执行编程操作时确保期望电平的阈值电压。另外，随着浮栅13之间的间隙减小，当在浮栅13之间形成栅间电介质层14时，用于形成控制栅15的空间变得不够(参见附图标记A)。
发明内容
本发明实施例涉及一种非易失性存储器件及其制造方法，所述非易失性存储器件能够在不增加浮栅宽度的情况下确保存储器单元的沟道宽度并且能够确保浮栅之间的空间。
根据本发明的一个实施例，一种非易失性存储器件，包括：具有有源区的衬底，所述有源区由隔离层限定并且具有从所述隔离层向上延伸的第一侧壁；浮栅，所述浮栅邻接所述有源区的第一侧壁并从所述衬底向上延伸，在所述有源区与所述浮栅之间插入有隧道电介质层；栅间电介质层，所述栅间电介质层被设置在所述浮栅之上；以及控制栅，所述控制栅被设置在所述栅间电介质层之上。
根据本发明的另一实施例，一种制造非易失性存储器件的方法，包括以下步骤：提供衬底，所述衬底限定了有源区和隔离区；在所述隔离区中形成隔离层，使得所述有源区的第一侧壁从所述隔离层向上延伸；形成浮栅，所述浮栅邻接所述有源区的第一侧壁并从所述衬底向上延伸；形成隧道电介质层，所述隧道电介质层插入在所述浮栅与所述有源区之间；在所述浮栅之上形成栅间电介质层；以及在所述栅间电介质层之上形成控制栅。
附图说明
图1是说明现有的非易失性存储器件的截面图。
图2A和2B是说明根据本发明第一实施例的非易失性存储器件的截面图和平面图。
图2C是说明根据本发明第一实施例的一个变型的非易失性存储器件的平面图。
图2D是说明根据本发明第一实施例的另一个变型的非易失性存储器件的平面图。
图3A至3H是说明用于制造根据本发明第一实施例的非易失性存储器件的方法的一个实施例的截面图。
图4A至4H是说明用于制造根据本发明第一实施例的非易失性存储器件的方法的另一个实施例的截面图。
图5A和5B是说明根据本发明第二实施例的非易失性存储器件的截面图和平面图。
图5C是说明根据本发明第二实施例的一个变型的非易失性存储器件的平面图。
图5D是说明根据本发明第二实施例的另一个变型的非易失性存储器件的平面图。
图6A至6H是说明用于制造根据本发明第二实施例的非易失性存储器件的方法的一个实施例的截面图。
图7A至7G是说明用于制造根据本发明第二实施例的非易失性存储器件的方法的另一个实施例的截面图。
图8A是说明根据本发明第三实施例的非易失性存储器件的截面图。
图8B是说明根据本发明第三实施例的一个变型的非易失性存储器件的截面图。
图9是说明根据本发明第四实施例的非易失性存储器件的截面图。
图10是说明根据本发明第五实施例的非易失性存储器件的截面图。
图11是说明根据本发明第六实施例的非易失性存储器件的截面图。
具体实施方式
下面将参照附图更详细地描述根据本发明的示例性实施例。然而，本发明可以用不同的方式来实施并且不应被解释为限于本文阐述的实施例。确切地说，提供这些实施例使得本公开是清楚和完整的，并且将向本领域技术人员全面地传达本发明的范围。在本说明书中，相同的附图标记在本发明各个附图和实施例中表示相同的部分。
附图不一定依照比例绘制，并且在一些情形下，为了清楚地图示实施例的特征，对比例进行了夸大处理。当提及第一层在第二层“上”或者在衬底“上”时，不仅涉及第一层直接形成在第二层或衬底上的情况，而且涉及在第一层与第二层或衬底之间存在第三层的情况。
图2A和2B是说明根据本发明第一实施例的非易失性存储器件的截面图和平面图。具体来说，图2A示出了沿着图2B的线A-A’截取的截面图。
参见图2A和2B，根据本发明第一实施例的非易失性存储器件包括：具有由隔离层110限定的有源区100A的衬底100；浮栅130，所述浮栅130分别与有源区100A的一个侧壁邻接并且突出于衬底100，在浮栅与所述侧壁之间插入有隧道电介质层120；栅间电介质层140，所述栅间电介质层140被设置在浮栅130上；以及控制栅150，所述控制栅150被设置在栅间电介质层140上。
具体来说，衬底100的多个有源区100A沿着一个方向延伸，并且被布置成彼此平行。出于说明目的，将有源区100A的延伸方向称作第一方向。有源区100A之间的间隙不是恒定的，窄间隙和宽间隙交替地形成。此后，将设置成与窄间隙相邻的两个有源区100A称作一对有源区100A。宽间隙被限定在一对有源区100A与另一对有源区100A之间。
有源区100A的至少与浮栅130邻接的侧壁(此后，称作有源区100A的第一侧壁)垂直地延伸出隔离层110。相反，在本实施例中，有源区100A的未与浮栅130邻接的侧壁(此后，称作有源区100A的第二侧壁)没有延伸出隔离层110。确切地说，隔离层110的与有源区100A的第二侧壁邻接并且形成在窄间隙中的部分垂直地延伸出有源区100A，并用来支持浮栅130。
多个浮栅130被设置在控制栅150以下，并以矩阵形式被布置成与各个有源区100A相邻。在本实施例中，每个浮栅130可以具有设置在隔离层110上并与相应有源区100A的一个侧壁邻接的第一部分、自第一部分延伸并朝着相应有源区100A的上表面弯曲的第二部分、以及自第二部分延伸并设置在有源区100A之上的第三部分。尽管在本实施例中示出第三部分与相应有源区100A的整个上表面邻接，但是本发明不限于此，第三部分也可以与相应有源区100A的上表面的一部分邻接。为了说明，将浮栅130的未与有源区100A邻接的侧壁称作浮栅130的第一侧壁，将浮栅130的与有源区100A邻接的侧壁称作浮栅130的第二侧壁。
由于有源区100A和浮栅130具有上述的布置和形状，所以在浮栅130的第一侧壁与另一个相邻浮栅130的第一侧壁之间的空间S1具有相对较宽的间隙，而在浮栅130的第二侧壁与另一个相邻浮栅130的第二侧壁之间的空间S2具有相对较窄的间隙。因而，空间S1为形成栅间电介质层140和控制栅150提供了足够的空间，后面将进行描述。
沿着包括浮栅130的下方结构的轮廓来形成栅间电介质层140，并且栅间电介质层140具有与控制栅150相同的平面形状。如上所述，由于在浮栅130的第一侧壁之间的空间S1较宽，栅间电介质层140和控制栅150可以充分形成在空间S1中。为此，因为空间S2比空间S1窄，所以只有栅间电介质层140可以被填充在空间S2中，如图所示。栅间电介质层140可以是例如ONO(氧化物-氮化物-氧化物)层。
在栅间电介质层140上设置多个控制栅150，并且所述多个控制栅150沿着与第一方向交叉的第二方向彼此平行地延伸。控制栅150填充空间S1，因而控制栅150与浮栅130的第一侧壁邻接，而不与浮栅130的第二侧壁邻接，其中，在控制栅150与浮栅130的第一侧壁之间插入有栅间电介质层140。更具体来说，在本实施例中，只有浮栅130的第一侧壁由控制栅150来控制。
在根据本发明第一实施例的非易失性存储器件中，由于浮栅130与有源区100A的侧壁邻接，通过增加与浮栅130邻接的有源区100A的侧壁的高度来充分地确保存储器单元的沟道宽度，而不论浮栅130的长度如何。此外，因为只有浮栅130的第一侧壁与栅间电介质层140和控制栅150邻接，所以可以充分地确保用于形成栅间电介质层140和控制栅150的空间。
如图2C和2D所示的根据第一实施例的非易失性存储器件的平面形状可以改变，同时具有与第一实施例相同的特征。
图2C是说明根据本发明第一实施例的一个变型的非易失性存储器件的平面图。上述的图2A示出了沿着图2C的线B-B’截取的截面图。图2D是说明根据本发明第一实施例的另一个变型的非易失性存储器件的平面图。上述的图2A示出了沿着图2D的线C-C’截取的横截面图。下文将只描述与图2B的区别。
在图2B中，一个有源区100A具有沿着第一方向延伸的线形形状，因而，浮栅130的与有源区100A的侧壁邻接的侧壁处在沿第一方向延伸的一条直线上。
参见图2C，在与一个有源区100A邻接的浮栅130的侧壁之中，例如，设置在奇数编号的控制栅150之下的浮栅130的侧壁处在沿第一方向延伸的一条直线上，而设置在偶数编号的控制栅150之下的浮栅130的侧壁处在沿第一方向延伸的另一条直线上。为此，每个有源区100A具有基本沿着第一方向延伸的曲折形状，以便与设置在奇数编号的控制栅150之下的浮栅130的第一侧壁邻接以及与设置在偶数编号的控制栅150之下的浮栅130的第二侧壁邻接。在这一变型方案中，可以降低第一方向上的浮栅130之间的耦合。
参见图2D，在与一个有源区100A邻接的浮栅130的侧壁之中，例如，设置在奇数编号的一对控制栅150之下的浮栅130的侧壁处在沿第一方向延伸的一条直线上，而设置在偶数编号的一对控制栅150之下的浮栅130的侧壁处在沿着第一方向延伸的另一条直线上。为此，每个有源区100A具有基本沿着第一方向延伸的曲折形状，以便与设置在奇数编号的一对控制栅150之下的浮栅130的第一侧壁邻接以及与设置在偶数编号的一对控制栅150之下的浮栅130的第二侧壁邻接。在这一变型方案中，可以降低第一方向上的浮栅130之间的耦合，由此可以更容易地实现非易失性存储器件。
在图2C和2D的变型方案中，与图2B相似，与浮栅130邻接的有源区100A的侧壁也可以被称作有源区100A的第一侧壁，而有源区110A的未与浮栅130邻接的侧壁也可以被称作有源区100A的第二侧壁。未与有源区100A邻接的浮栅130的侧壁可以被称作浮栅130的第一侧壁，而与有源区100A邻接的浮栅130的侧壁可以被称作浮栅130的第二侧壁。为此，上面结合图2A和2B进行的描述也可以应用于图2C和2D。
图3A至3H是说明用于制造根据本发明第一实施例的非易失性存储器件的方法的一个实施例的截面图。这些截面图示出了沿着图2B的线A-A’截取的截面。这些截面图可以用来描述用于制造根据第一实施例的一个变型或者第一实施例的另一变型的非易失性存储器件的方法。
参见图3A，在衬底100上形成第一隧道电介质层102A与第一硬掩模图案102B、第二硬掩模图案102C的层叠结构以暴露出隔离区之后，利用层叠结构将衬底100刻蚀到指定的深度以形成沟槽和由这些沟槽限定出的有源区100A。在有源区100A之间可以交替且重复地限定窄间隙和宽间隙。更具体而言，可以在有源区100A之间交替且重复地限定具有窄间隙的隔离区和具有宽间隙的隔离区。
第一隧道电介质层102A可以包括氧化物层，第一硬掩模图案102B可以包括氮化物层，第二硬掩模图案102C可以包括氧化物层。
参见图3B，形成隔离层110以覆盖图3A的整个所得结构。隔离层110可以包括例如氧化物层。
参见图3C，执行平坦化工艺直到暴露出第一硬掩模图案102B。例如，可以通过CMP(化学机械抛光)来执行平坦化工艺。
然后，在已经进行了平坦化工艺的所得结构上形成掩模图案115。具体来说，形成每个掩模图案115来至少覆盖具有窄间隙的隔离区且至多覆盖具有窄间隙的隔离区以及在具有窄间隙的隔离区的两侧的有源区100A。即，在第二方向上的每个掩模图案115的宽度W1的值可以等于或大于在第二方向上的具有窄间隙的隔离区的宽度，并且等于或小于在第二方向上的具有窄间隙的隔离区和具有窄间隙的隔离区的两侧上的有源区100A的总宽度。
参见图3D，使用掩模图案115作为刻蚀掩模，将被掩模图案115暴露出的隔离层110、有源区100A、第一隧道电介质层102A和第一硬掩模图案102B刻蚀指定的深度。执行刻蚀，使得被掩模图案115暴露出的隔离层110的高度比有源区100A的高度低指定的水平。
作为这种刻蚀的结果，设置在具有宽间隙的隔离区中的隔离层110的高度变得低于有源区100A的高度。另外，有源区100A的第一侧壁垂直延伸出隔离层110。有源区100A的第一侧壁与浮栅邻接，这将在下文进行描述。
参见图3E，去除第一硬掩模图案102B。
如上所述，如果第一隧道电介质层102A和隔离层110包括氧化物层而第一硬掩模图案102B包括氮化物层，则例如可以通过使用磷酸溶液的氮化物剥离工艺来去除第一硬掩模图案102B。
参见图3F，第二隧道电介质层112至少形成在暴露出的有源区100A的第一侧壁上。尽管在图中示出第二隧道电介质层112形成在第一隧道电介质层102A的侧壁上和绝缘层110上，但是本发明不限于此，将第二隧道电介质层112设置在暴露出的有源区100A的第一侧壁上也是足够的。第二隧道电介质层112的这种形成方式可以通过沉积工艺或氧化工艺来实现。第二隧道电介质层112可以包括氧化物层。
结果，第二隧道电介质层112和第一隧道电介质层102A分别设置在有源区100A的第一侧壁和上表面上，并且可以起到与图2A所示的隧道电介质层120基本相同的功能。
随后，沿着包括第二隧道电介质层112和有源区100A的所得结构的轮廓形成用于浮栅的导电层132。用于形成浮栅的导电层132可以包括例如多晶硅层。
参见图3G，通过对导电层132执行毯式刻蚀(blanketetching)，导电层132被分成对应于宽间隙周围的一对有源区100A的两个浮栅(由附图标记134表示)。
导电层134与有源区100A的第一侧壁和上表面邻接，且导电层134与有源区100A之间插入有第二隧道电介质层112和第一隧道电介质层102A，导电层134从衬底100突出。分开的导电层134由设置在具有窄间隙的隔离区中的隔离层110来支持。
参见图3H，沿着包括导电层134的所得结构的轮廓形成栅间电介质层140。由于导电层134的第一侧壁的不从衬底100突出的部分之间的空间相对较窄，所以这些空间完全被栅间电介质层140填充。因而，由于导电层134的第一侧壁的从衬底100延伸出的部分之间的空间相对较宽，所以不完全地被栅间电介质层140填充。栅间电介质层140可以通过顺序沉积氧化物层、氮化物层和氧化物层来形成。
随后，通过在栅间电介质层140上沉积用于控制栅的导电层和将导电层图案化，针对各个有源区100A在第二方向上形成和划分了栅间电介质层140与用于浮栅的导电层134、沿第二方向延伸的控制栅150、设置在控制栅150之下并且沿第二方向延伸的栅间电介质层140、以及设置在控制栅150之下的浮栅130。如上所述，由于导电层134的用于从衬底100突出的浮栅的第一侧壁的部分之间的空间相对较宽，可以在这些空间中填充用于控制栅的导电层。
图4A至4H是说明用于制造根据本发明第一实施例的非易失性存储器件的方法的另一个实施例的截面图。这些截面图示出沿着图2B的线A-A’截取的截面。这些截面图可以用来描述用于制造根据本发明第一实施例的变型或第一实施例的另一变型的非易失性存储器件的方法。以下主要描述与上述的结合图3A至3H说明工艺的不同之处。
参见图4A，在衬底100上形成了第一隧道电介质层102、第一至第三硬掩模图案102B、102C和102D顺序层叠的层叠结构。层叠这些层以暴露出具有窄间隙的隔离区。使用层叠结构作为刻蚀掩模来将衬底100刻蚀到指定深度，以在具有窄间隙的隔离区中形成沟槽。
如上所述，第一隧道电介质层102A可以包括氧化物层，第一硬掩模图案102B可以包括氮化物层，第二硬掩模图案102C可以包括氧化物层，第三硬掩模图案102D可以包括氮化物层。
随后，通过形成电介质层例如氧化物层来覆盖包括沟槽的整个所得结构，并通过执行平坦化工艺例如CMP来暴露出第三硬掩模图案102D，第一隔离层110A被形成在具有窄间隙的隔离区中。
参见图4B，在去除第三硬掩模图案102D之后，在第二硬掩模图案102C之上的第一隔离层110A的两个侧壁上形成间隔件104。通过在包括不具有第三硬掩模层102D的层叠结构和第一隔离层110A的所得结构的整个表面上沉积电介质层例如氮化物层而形成间隔件104。随后执行毯式刻蚀来形成间隔件104。
参见图4C，使用间隔件104和第一电介质层110A作为刻蚀掩模来刻蚀第一隧道电介质层102A、第一硬掩模图案102B和第二硬掩模图案102C的层叠结构以及下方的衬底100，以形成限定出具有宽间隙的隔离区的沟槽。
作为该工艺的结果，形成了由具有窄间隙的隔离区和具有宽间隙的隔离区限定的有源区100A。
在刻蚀工艺之后，去除间隔件104。
参见图4D，在形成电介质层例如氧化物层以覆盖图4C的所得结构之后，对电介质层执行诸如CMP的抛光工艺或回蚀工艺，使得填充在具有宽间隙的隔离区中的电介质层的高度比有源区100A的高度低指定的水平。这时，被设置在具有窄间隙的隔离区中的第一隔离层110A基本不被去除，并保留在具有窄间隙的隔离区中。第一隔离层110A保留下来的原因在于在较窄空间中的抛光速度或刻蚀速度低于在较宽空间中的抛光速度或刻蚀速度。
作为此工艺的结果，形成了设置在具有宽间隙的隔离区中且具有比有源区100A低的高度的第二隔离层110B。通过第二隔离层110B的这种形成，有源区100A的第一侧壁垂直延伸在第二隔离层110B之上。
参见图4E，去除第一硬掩模图案102B。
参见图4F，至少在有源区100A的暴露出的部分上形成第二隧道电介质层114。尽管图中示出了第二隧道电介质层114形成在第一隧道电介质层102A的侧壁和上表面以及在第一隔离层110A的侧壁上，但是本发明不限于此，将第二隧道电介质层114设置在有源区100A的暴露出的第一侧壁上是足够的。可以形成第二隧道电介质层114，使得用于形成第二隧道电介质层114的电介质层被沉积在包括有源区100A和第一隔离层110A、第二隔离层110B的所得结构的整个表面上，并且对电介质层执行毯式刻蚀。第二隧道电介质层114和第一隧道电介质层102A可以起与图2A所示的隧道电介质层120基本相同的作用。
接着，沿着被形成为具有第二隧道电介质层114的下方所得结构的轮廓来形成用于浮栅的导电层132。
图4G和4H所示的后续步骤基本与图3G和3H所示的步骤相同。
更具体来说，参见图4G，通过对用于浮栅的导电层132执行毯式刻蚀，形成了在第二方向上针对各个有源区100A而划分的用于浮栅的导电层134。
参见图4H，沿着包括用于浮栅的导电层134的所得结构的轮廓来形成栅间电介质层140，并且在栅间电介质层140上形成用于控制栅的导电层。随后，通过将用于控制栅的导电层、栅间电介质层140、用于浮栅的导电层134图案化，形成沿第二方向延伸的控制栅150、设置在控制栅150之下且沿第二方向延伸的栅间电介质层140、以及设置在控制栅150之下的浮栅130。
图5A和5B是说明用于制造根据本发明第二实施例的非易失性存储器件的截面图和平面图。具体来说，图5A示出了沿着图5B的线A-A’截取的截面。当比较根据第二实施例的非易失性存储器件和根据第一实施例的非易失性存储器件时，除了浮栅的形状不同因而与控制栅邻接的浮栅的侧壁不同之外，根据第二实施例的非易失性存储器件与根据第一实施例的非易失性存储器件相似。以下将主要描述与第一实施例的不同之处。
参见图5A和5B，在衬底200中由隔离层210限定出的有源区200A与以上结合图2B描述的有源区具有基本相同的平面形状。与浮栅230邻接的有源区200A的至少第一侧壁垂直向上延伸出隔离层210。相反，在本实施例中，未与浮栅230邻接的有源区200A的第二侧壁没有延伸出隔离层210。
浮栅230与有源区200A的第一侧壁邻接且延伸出衬底200，其中在有源区200A与浮栅230之间插入有隧道电介质层220。浮栅230具有基本为矩形的截面形状，本实施例的浮栅230与第一实施例的浮栅130不同，其具有朝着有源区100A的上表面弯曲的形状。更具体来说，浮栅230只与有源区200A的第一侧壁邻接并且不与有源区200A的上表面邻接，其中在浮栅230与有源区200A的第一侧壁之间插入有隧道电介质层。
当假定浮栅230的未与有源区200A邻接的侧壁是第一侧壁且浮栅230的与有源区200A邻接的侧壁是第二侧壁时，与第一实施例不同，在浮栅230的第一侧壁与另一个相邻的浮栅230的第一侧壁之间的空间S3具有相对较窄的间隙，而在浮栅230的第二侧壁与另一个相邻浮栅230的第二侧壁之间的空间S4具有相对较宽的间隙。因而，栅间电介质层240和控制栅250可以充分形成在两个相邻的浮栅230的第二侧壁之间的空间S4中，如下面将描述的。
沿着包括浮栅230的下方结构的轮廓形成栅间电介质层240。由于在浮栅230的第二侧壁之间的空间S4较宽，栅间电介质层240和控制栅250可以充分形成在空间S4中。相反地，在浮栅230的第一侧壁之间的空间S3相对较窄，因此，可以利用栅间电介质层240来完全填充空间S3。
多个控制栅250设置在栅间电介质层240上，沿着与第一方向交叉的第二方向延伸，并且被布置成彼此平行。控制栅250具有填充空间S4的部分，因而，控制栅250与浮栅230的第二侧壁邻接且未与浮栅230的第一侧壁邻接，其中在控制栅250与浮栅230之间插入有栅间电介质层240。更具体来说，在本实施例中，只有浮栅230的第二侧壁用来被控制栅250控制。
根据本实施例，可以在制造非易失性存储器件的工艺之后保留电介质层260例如氧化物层，如下面将描述的。
另外，根据第二实施例的非易失性存储器件的平面形状可以改变，如图5C和5D所示，同时具有与第二实施例相同的特征。
图5C是说明根据本发明第二实施例的一个变型的非易失性存储器件的平面图。以上描述的图5A示出了沿着图5C的线B-B’截取的截面。图5D是示出根据本发明第二实施例的另一个变型的非易失性存储器件的平面图。以上描述的图5A示出了沿着图5D的线C-C’截取的截面。由于非易失性存储器件与以上结合图2C和2D描述的器件相同，因此这里将省略对这些非易失性存储器件的详细描述。
图6A至6H是说明用于制造根据本发明第二实施例的非易失性存储器件的方法的一个实施例的截面图。这些截面图示出沿着图5B的线A-A’截取的截面。这些截面图可以用来描述用于制造根据本发明第二实施例的变型或第二实施例的另一变型的非易失性存储器件的方法。
参见图6A，在衬底200上形成包括第一隧道电介质层202A以及第一和第二硬掩模图案202B和202C的层叠结构以暴露出具有窄间隙的隔离区。随后，使用层叠结构作为刻蚀掩模来将衬底200刻蚀到指定深度，以在具有窄间隙的隔离区中形成沟槽。
第一隧道电介质层202A可以包括氧化物层，第一硬掩模图案202B可以包括氧化物层，第二硬掩模图案202C可以包括氮化物层。
随后，形成电介质层例如氧化物层来覆盖包括沟槽的整个所得结构。接下来，执行平坦化工艺例如CMP来暴露出第二硬掩模图案202C，并且形成第一隔离层210A以设置在具有窄间隙的隔离区中。
参见图6B，在去除第二硬掩模图案202C之后，在所得结构的整个表面上沉积电介质层例如氮化物层，并执行毯式刻蚀来在第一隔离层210A的两个侧壁的突出到第一硬掩模图案202B之外的部分上形成间隔件204。
参见图6C，使用间隔件204和第一隔离层210A的所述部分作为刻蚀掩模来刻蚀第一硬掩模图案202B、第一隧道电介质层202A和衬底200，以形成沟槽来限定具有宽间隙的隔离区。
作为该工艺的结果，形成了有源区200A，并且有源区200A由具有窄间隙的隔离区和具有宽间隙的隔离区来限定。
参见图6D，在形成电介质层例如氧化物层以覆盖包括具有宽间隙的隔离区的图6C的所得结构之后，对电介质层执行诸如CMP的抛光工艺或回蚀工艺，使得填充在具有宽间隙的隔离区中的电介质层的高度比有源区200A的高度低指定的水平。这时，被设置在具有窄间隙的隔离区中的第一隔离层210A基本没有被去除，并保留在具有窄间隙的隔离区中。第一隔离层210A保留下来的原因在于在窄空间中的抛光速度或刻蚀速度低于在宽空间中的抛光速度或刻蚀速度。
作为此工艺的结果，形成了设置在具有宽间隙的隔离区中且具有比有源区200A低的高度的第二隔离层210B。通过形成第二隔离层210B，有源区200A的第一侧壁垂直向上延伸出第二隔离层210B。
参见图6E，在包括第二隔离层210B的所得结构的整个表面上形成第二隧道电介质层212和用于浮栅的导电层232。第二隧道电介质层212至少设置在暴露的有源区200A的第一侧壁上。
参照图6F，通过对用于浮栅的导电层232和第二隧道电介质层212执行毯式刻蚀，形成针对各个有源区200A在第二方向上分开的用于浮栅的导电层234以及被刻蚀和设置在用于浮栅的导电层234之下的第二隧道电介质层214。
作为该工艺的结果，用于浮栅的导电层234被设置在第二隔离层210B上，在第二导电层234与第二隔离层210B之间插入有第二隧道电介质层214，并且用于浮栅的导电层234邻接有源区200A的第一侧壁以及第一隧道电介质层202A和第一硬掩模图案202B的侧壁。
接下来，去除间隔件204。
参照图6G，在形成电介质层例如氧化物层以覆盖图6F的所得结构之后，对电介质层执行抛光或回蚀工艺，使得用于浮栅的导电层234延伸到有源区200A之外指定的高度。抛光或刻蚀的电介质层由附图标记222标示。此时，由于第一隔离层210A和第一硬掩模图案202B可以包括氧化物层，所以它们被一起抛光或刻蚀。因此，作为该工艺的结果，除了用于浮栅的导电层234之外的整个表面被平坦化。附图标记222和202A可以对应于图5A的附图标记260。
参照图6H，在沿着包括用于浮栅的导电层234的所得结构的轮廓形成栅间电介质层240之后，在栅间电介质层240上形成用于控制栅的导电层。对用于控制栅的导电层、栅间电介质层240和用于浮栅的导电层234进行图案化以针对各个有源区200A形成在第二方向上延伸的控制栅250、设置在控制栅250之下并在第二方向上延伸的栅间电介质层240以及设置在控制栅250下方的浮栅230。
图7A至图7G是图示用于制造根据本发明第二实施例的非易失性存储器件的方法的另一实施例的截面图。这些截面图图示沿着图5B的线A-A’截取的截面。这些截面图可以用来描述用于制造根据本发明第二实施例的变型或第二实施例的另一变型的非易失性存储器件的方法。
参照图7A，在衬底200上形成包括第一隧道电介质层206A以及第一硬掩模图案206B的层叠结构之后，使用层叠结构作为刻蚀掩模将衬底200刻蚀到指定深度。层叠结构形成为覆盖具有窄间隙的隔离区及其两个侧部，并且不覆盖具有宽间隙的隔离区及其两个侧部。
第一隧道电介质层206A可以包括氧化物层，并且第一硬掩模图案206B可以包括氧化物层。
参照图7B，沿着图7A的所得结构的下方轮廓的整个表面形成第二隧道电介质层216。第二隧道电介质层216可以通过沉积工艺或氧化工艺来形成。
随后，在第二隧道电介质层216上形成用于浮栅的导电层236。用于浮栅的导电层236形成为具有比第一硬掩模图案206B的表面低的高度。可以通过在形成有第二隧道电介质层216的所得结构上沉积导电层以及对导电层执行回蚀使得导电层的高度低于第一硬掩模图案206B的表面，来形成用于浮栅的导电层236。
参照图7C，通过去除延伸出用于浮栅的导电层236的第二隧道电介质层216以及去除由于去除第二隧道电介质层216而暴露出的第一硬掩模图案206B的部分，使第一硬掩模图案206B在第二方向上的宽度减小。可以例如通过对氧化物层的湿法刻蚀工艺来执行该工艺。
参照图7D，通过在图7C的所得结构的整个表面上沉积电介质层例如氮化物层以及执行毯式刻蚀，在突出到用于浮栅的导电层236之外的第一硬掩模图案206B的两个侧壁上形成间隔件208。以下，间隔件208将被称为一对间隔件208。
参照图7E，在一对间隔件208的两侧上将用于浮栅的导电层236、第二隧道电介质层216和衬底200蚀刻到指定深度以在具有宽间隙的隔离区中形成沟槽，并且在一对间隔件208之间将第一硬掩模图案206B、第一隧道电介质层206A和衬底200刻蚀到指定深度以在具有窄间隙的隔离区中形成沟槽。
作为该刻蚀工艺的结果，形成区域200A并且形成用于浮栅的导电层238，所述区域200A由具有窄间隙的隔离区和具有宽间隙的隔离区限定，而所述用于浮栅的导电层238针对各个有源区200A而在第二方向上被划分。
接下来，尽管在图中未示出，但去除间隔件208。
参照图7F，在形成电介质层例如氧化物层以覆盖图7E的所得结构之后，对电介质层执行抛光或回蚀工艺，使得用于浮栅的导电层238垂直向上延伸到有源区域200A之外指定高度。抛光或刻蚀了的电介质层填充在被具有窄间隙的隔离区和具有宽间隙的隔离区限定的沟槽中，因而形成隔离层210。
在用于形成隔离层210的工艺中，由于第一硬掩模图案206B和第二隧道电介质层216可以包括氧化物层，所以它们被一起抛光或刻蚀。因此，作为该工艺的结果，除了用于浮栅的导电层238之外的整个表面被平坦化。
参照图7G，沿着包括用于浮栅的导电层238的所得结构的轮廓形成栅间电介质层240，并且在栅间电介质层240上形成用于控制栅的导电层。对用于控制栅的导电层、栅间电介质层240和用于浮栅的导电层238进行图案化以形成在第二方向上延伸的控制栅250、设置在控制栅250之下并在第二方向上延伸的栅间电介质层240以及设置在控制栅250下方并在第二方向上针对各个有源区200A而被划分的浮栅230。
图8A是说明根据本发明第三实施例的非易失性存储器件的截面图，图8B是说明根据本发明第三实施例的变型的非易失性存储器件的截面图。当将根据第三实施例的非易失性存储器件与第二实施例的非易失性存储器件相比较时，除了浮栅之间的间隙改变因而邻接控制栅的浮栅的侧壁改变之外，根据第三实施例的非易失性存储器件与第二实施例相似。将主要描述关于第二实施例的不同之处。
参照图8A，如上所述，不邻接有源区300A的浮栅330的侧壁称为第一侧壁，邻接有源区300A的浮栅330的侧壁称为第二侧壁。与第二实施例不同，浮栅330的第一侧壁与另一相邻的浮栅330的第一侧壁之间的空间S5具有相对较宽的间隙，而浮栅330的第二侧壁与另一相邻的浮栅330的第二侧壁之间的空间S6具有相对较窄的间隙。因此，在浮栅330的第一侧壁之间的空间S5中形成栅间电介质层340和控制栅350。相反，由于浮栅330的第二侧壁之间的空间S6相对较窄，所以空间S6可以被栅间电介质层340完全填充。电介质层360可以包括例如氧化物层。
参照图8B，图8B所示的结构基本上与图8A所示的结构相同，并且与图8A所示的结构区别在于，在浮栅330的第二侧壁之间的空间S6中填充特定的电介质层370例如氧化物层，使得栅间电介质层340在位置上不靠近有源区300A。如果栅间电介质层340在位置上不靠近有源区300A，则可以防止控制栅350与有源区300A之间出现泄漏电流。
图9是说明根据本发明的第四实施例的非易失性存储器件的截面图。当将根据第四实施例的非易失性存储器件与第二或第三实施例的非易失性存储器件相比较时，根据第四实施例的非易失性存储器件除了浮栅之间的间隙被加宽因而浮栅的两个侧壁邻接控制栅之外，与第二或第三实施例的非易失性存储器件相似。将主要描述相对于第二或第三实施例的不同之处。
参照图9，如上所述，不邻接有源区400A的浮栅430的侧壁称为第一侧壁，而邻接有源区400A的浮栅430的侧壁称为第二侧壁。与第二实施例或第三实施例不同，在浮栅430的第一侧壁与另一相邻的浮栅430的第一侧壁之间的空间以及在浮栅430的第二侧壁与另一相邻的浮栅430的第二侧壁之间的空间二者都具有相对较宽的间隙。因此，在浮栅430的第一侧壁之间的空间以及在浮栅430的第二侧壁之间的空间二者都可以被栅间电介质层440和控制栅450填充。电介质层460可以包括例如氧化物层。
图10是说明根据本发明的第五实施例的非易失性存储器件的横截面图。当将根据第五实施例的非易失性存储器件与第二至第四实施例的非易失性存储器件相比较时，根据第五实施例的非易失性存储器件与第二至第四实施例的不同之处在于，有源区之间的间隙是恒定的因而浮栅之间的间隙是恒定的。将参照图10具体描述相对于第二至第四实施方式中的任一个的不同之处。
参照图10，由隔离层510限定的有源区500A之间的间隙，更具体而言隔离区的宽度是恒定的。如上所述，邻接浮栅530的有源区500A的至少第一侧壁垂直向上延伸出隔离层510。
浮栅530邻接有源区500A的第一侧壁并延伸出衬底500，在有源区500A与浮栅530之间插入有隧道电介质层520。如上所述，浮栅530的不邻接有源区500A的侧壁称为第一侧壁，浮栅530的邻接有源区500A的侧壁称为第二侧壁。浮栅530的第一侧壁布置在一个方向上使得它们不彼此面对，并且浮栅530的第二侧壁布置在另一方向上使得它们也不彼此面对。因而，本实施例不同于上述的第二至第四实施例，在上述的第二至第四实施例中浮栅的第一侧壁彼此面对并且浮栅的第二侧壁彼此面对。
由于如上所述的有源区500A和浮栅530的布置和形状，浮栅530之间的间隙是恒定的。
栅间电介质层540和控制栅550顺序地形成在浮栅530上以填充浮栅530的第一侧壁和第二侧壁之间的空间。
电介质层560可以包括例如氧化物层。
图11是说明根据本发明第六实施例的非易失性存储器件的截面图。当将根据第六实施例的非易失性存储器件与第一实施例相比较时，根据第六实施例的非易失性存储器件与第一实施例的不同之处在于，有源区之间的间隙是恒定的，并且因此浮栅之间的间隙是恒定的。将参照图11具体描述相对于第一实施例的不同之处。
参照图11，由隔离层610限定的有源区600A之间的间隙，更具体而言隔离区的宽度是恒定的。如上所述，邻接浮栅630的有源区600A的至少第一侧壁垂直向上延伸出隔离层610。
浮栅630与有源区600A的第一侧壁和上表面邻接并从衬底600延伸，在有源区600A与浮栅630之间插入有隧道电介质层620。如上所述，浮栅630的不邻接有源区600A的侧壁称为第一侧壁，浮栅630的邻接有源区600A的侧壁称为第二侧壁。浮栅630的第一侧壁布置在一个方向上使得它们不彼此面对，并且浮栅630的第二侧壁布置在另一方向上使得它们也不彼此面对。因而，本实施例与上述的第一实施例不同，在上述的第一实施例中，浮栅的第一侧壁彼此面对并且浮栅的第二侧壁彼此面对。
由于如上所述的有源区600A和浮栅630的布置和形状，浮栅630之间的间隙是恒定的。
栅间电介质层640和控制栅650顺序地形成在浮栅530上以填充在浮栅630的第一侧壁和第二侧壁之间的空间。
电介质层660可以包括例如氧化物层。
上面已经描述了本发明的多种实施例。通过形成与有源区的侧壁邻接的浮栅，可以确保存储单元的沟道长度。
此外，在本发明的至少一些实施例中，可以仅将浮栅的第一侧壁形成为与控制栅邻接，并且因而可以充分确保浮栅之间的用于形成控制栅的空间。然而，本发明并不限于此。在本发明的实施例中，如果由于浮栅的线宽小等而充分确保浮栅之间的用于形成控制栅的空间，则可以将浮栅的两个侧壁都形成为与控制栅邻接。
如从上面的描述中了解的，在根据本发明实施例的非易失性存储器件及其制造方法中，可以在不增加浮栅的宽度的情况下确保存储单元的沟道长度，并且可以确保浮栅之间的空间。
尽管参照具体实施例描述了本发明，但对本领域技术人员明显的是，在不偏离如所附权利要求中限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (19)

1.一种非易失性存储器件，包括：
具有有源区的衬底，所述有源区由隔离层限定并且具有第一侧壁和与所述第一侧壁相对的第二侧壁，其中所述有源区的第一侧壁的部分高出所述隔离层；
浮栅，所述浮栅具有第一部分和第二部分，所述第一部分面对所述有源区的第一侧壁的所述部分，以及所述第二部分高出所述有源区，其中所述浮栅不面对所述有源区的所述第二侧壁；
隧道电介质层，所述隧道电介质层插入在所述有源区与所述浮栅之间；
栅间电介质层，所述栅间电介质层被设置在所述浮栅之上；以及
控制栅，所述控制栅被设置在所述栅间电介质层之上。
2.根据权利要求1所述的非易失性存储器件，其中，所述控制栅面对所述浮栅的所述第二部分的第一侧壁，并且所述控制栅不面对所述浮栅的所述第二部分的第二侧壁。
3.根据权利要求2所述的非易失性存储器件，
其中，在所述浮栅的所述第二部分之间交替且重复地限定第一空间和第二空间，所述第一空间比所述第二空间窄，以及
所述浮栅的第一侧壁面对所述第二空间。
4.根据权利要求3所述的非易失性存储器件，
其中，所述浮栅的所述第二侧壁面对所述第一空间，以及
所述第一空间被所述栅间电介质层填充。
5.根据权利要求3所述的非易失性存储器件，
其中，所述浮栅的所述第二侧壁面对所述第一空间，
所述第一空间被电介质层填充，以及
所述栅间电介质层被设置在所述电介质层之上。
6.根据权利要求1所述的非易失性存储器件，其中，所述浮栅具有弯曲部分，使得所述浮栅的所述第二部分面对所述有源区的上表面。
7.根据权利要求1所述的非易失性存储器件，其中，所述浮栅具有矩形形状，使得所述浮栅的所述第二部分面对所述有源区的上表面。
8.根据权利要求1所述的非易失性存储器件，
其中，在所述有源区之间交替且重复地限定第一隔离区和第二隔离区，所述第一隔离区比所述第二隔离区窄，以及
所述有源区的第一侧壁面对所述第二隔离区。
9.根据权利要求1所述的非易失性存储器件，其中，所述控制栅面对所述浮栅的所述第二部分的第一侧壁以及第二侧壁。
10.根据权利要求1所述的非易失性存储器件，
其中，在所述有源区之间限定相同宽度的隔离区，以及
所述有源区的第一侧壁面对同一方向。
11.一种制造非易失性存储器件的方法，包括以下步骤：
提供衬底，所述衬底限定了有源区和隔离区；
在所述隔离区中形成隔离层，使得所述有源区具有第一侧壁和与所述第一侧壁相对的第二侧壁，其中所述有源区的第一侧壁的部分高出所述隔离层，并且所述有源区的第一侧壁的部分高出所述隔离层；
形成浮栅，所述浮栅具有第一部分和第二部分，所述第一部分面对所述有源区的第一侧壁的所述部分，以及所述第二部分高出所述有源区，其中所述浮栅不面对所述有源区的所述第二侧壁；
形成隧道电介质层，所述隧道电介质层插入在所述浮栅与所述有源区之间；
在所述浮栅之上形成栅间电介质层；以及
在所述栅间电介质层之上形成控制栅。
12.根据权利要求11所述的方法，其中，将所述控制栅形成为面对所述浮栅的所述第二部分的第一侧壁，并且所述控制栅不面对所述浮栅的所述第二部分的第二侧壁。
13.根据权利要求12所述的方法，
其中，在所述浮栅的所述第二部分之间交替且重复地限定第一空间和第二空间，所述第一空间比所述第二空间窄，
所述浮栅的所述第二部分的第一侧壁面对所述第二空间，以及
将所述栅间电介质层形成为填充所述第一空间。
14.根据权利要求12所述的方法，
其中，在所述浮栅的从所述衬底向上延伸的部分之间交替且重复地限定第一空间和第二空间，所述第一空间比所述第二空间窄，
所述浮栅的所述第二部分的第一侧壁面对所述第二空间，以及
在所述栅间电介质层的形成之前，所述方法还包括：
形成填充所述第一空间的电介质层。
15.根据权利要求11所述的方法，
其中，所述隔离区包括在所述有源区之间交替且重复地限定的第一隔离区和第二隔离区，所述第一隔离区比所述第二隔离区窄，以及
所述有源区的第一侧壁面对所述第二隔离区。
16.根据权利要求15所述的方法，其中，形成所述隔离层的步骤包括以下步骤：
通过刻蚀所述衬底的隔离区来形成第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽分别对应于所述第一隔离区和所述第二隔离区，所述第一沟槽比所述第二沟槽窄；
形成电介质层来填充所述第一沟槽和所述第二沟槽；以及
选择性地去除填充在所述第二沟槽中的所述电介质层以暴露所述有源区的第一侧壁。
17.根据权利要求15所述的方法，其中，形成所述隔离层的步骤包括以下步骤：
通过刻蚀所述衬底的第一隔离区来形成第一沟槽；
形成第一电介质层来填充所述第一沟槽；
在所述第一电介质层的两个侧壁上形成间隔件；
通过使用所述第一电介质层和所述间隔件作为刻蚀阻挡层来刻蚀所述衬底以形成第二沟槽，所述第一沟槽比所述第二沟槽窄；
在包括所述第二沟槽的所得结构之上形成第二电介质层；以及
去除所述第二电介质层以暴露出所述有源区的第一侧壁。
18.根据权利要求16所述的方法，其中，形成所述浮栅的步骤包括以下步骤：
在包括所述隔离层的所得结构的整个表面上形成用于浮栅的导电层；以及
对所述用于浮栅的导电层执行毯式刻蚀。
19.根据权利要求17所述的方法，其中形成所述浮栅的步骤包括以下步骤：
在包括所述隔离层的所得结构的整个表面上形成用于浮栅的导电层；以及
对所述用于浮栅的导电层执行毯式刻蚀。
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