CN102684644A

CN102684644A - 采样率转换滤波器及采样率转换实现方法

Info

Publication number: CN102684644A
Application number: CN2011100590842A
Authority: CN
Inventors: 温龙
Original assignee: ZTE Corp
Current assignee: Sanechips Technology Co Ltd
Priority date: 2011-03-11
Filing date: 2011-03-11
Publication date: 2012-09-19
Anticipated expiration: 2031-03-11
Also published as: CN102684644B

Abstract

本发明公开了一种采样率转换滤波器及采样率转换实现方法，该滤波器包括：滤波模块，用于对输入信号进行滤波处理；FIFO模块，用于在控制模块的控制下写入滤波后的各级信号数据并进行速率和时钟域转换；控制模块，用于控制延迟处理模块读取转换后的各级信号数据并生成延迟参数；延迟处理模块，用于读取转换后的各级信号数据，针对每级信号数据，与上一级截位处理后信号数据作和，将得到的和与延迟参数相乘，将相乘得到的信号数据进行截位处理后传输给下一级，直至处理完最后一级信号数据，得到输出信号。该滤波器通过截位处理减少了数据处理量，降低了系统资源占用量，且通过FIFO单元保证了时序，提高了滤波器的处理性能。

Description

采样率转换滤波器及采样率转换实现方法

技术领域

本发明涉及信号处理技术领域，尤指一种采样率转换滤波器及采样率转换实现方法。

背景技术

现有技术中实现信号的小数倍采样率转换时，一般采用Farrow结构的采样率转换滤波器实现。这种滤波器的结构如图1所示，针对输入信号x(k)，在滤波部分1中的各子滤波器C_L(z)进行滤波，然后输入到信号延迟处理部分2中；在信号延迟处理部分2中实现信号的分数倍延迟，其中信号延迟处理部分2采用直接相乘的结构实现分数倍延迟。第一个的子滤波器C_L(z)的输出信号和参数ukv通过乘法器相乘后，得到的信号与第二个子滤波器C_L(z)的输出信号通过加法器相加，相加后的结果再与参数ukv相乘，这样一级一级的执行相乘和相加的操作，直到最后一个子滤波器为止，最终得到输出信号y(1)。

该滤波器实现信号的小数倍采样率转换时，其输入和输出是在同一时钟域中进行的。且在该Farrow结构的滤波器结构中，实现分数倍延迟时采用的是直接相乘的方式，即如图1中所示的乘----加----乘......的数据处理程序，这样就会导致乘法器的位宽逐级增加，处理的数据量越来越大，占用的系统资源也会比较大，这就限制了工作频率，使乘法器不易实现，且这种滤波器实现小数倍采样率转换不仅浪费资源，而且其转换过程中的时序也很难满足较高的需求；因此在实现小数倍采样率转换时，存在一定的困难，不易实现。

发明内容

本发明实施例提供一种采样率转换滤波器及采样率转换实现方法，用以解决现有滤波器实现小数倍采样率转换时存在资源浪费和时序不能满足转换要求的问题。

一种采样率转换滤波器，包括：滤波模块、先入先出队列FIFO模块、控制模块和延迟处理模块；

所述滤波模块，用于对输入信号进行滤波处理，得到滤波后的各级信号数据；

所述FIFO模块，用于在所述控制模块的控制下写入滤波后的各级信号数据，以及对滤波后的各级信号数据进行速率和时钟域转换；

所述控制模块，用于控制所述FIFO模块写入滤波后的各级信号数据，并控制所述延迟处理模块读取所述FIFO模块转换后的各级信号数据，以及生成延迟参数；

所述延迟处理模块，用于读取所述FIFO模块转换后的各级信号数据，针对转换后的每级信号数据，与上一级截位处理后信号数据作和，将得到的和与所述延迟参数相乘，将相乘得到的信号数据进行截位处理后传输给下一级，直至处理完最后一级信号数据，得到输出信号。

一种采样率转换实现方法，包括：

滤波模块对输入信号进行滤波处理，得到滤波后的各级信号数据；

控制模块控制先入先出队列FIFO模块写入滤波后的各级信号数据，并控制延迟处理模块读取所述FIFO模块对滤波后的各级信号数据进行速率和时钟域转换后的各级信号数据；

延迟处理模块读取转换后的各级信号数据，针对转换后的每级信号数据，与上一级截位处理后信号数据作和，将得到的和与控制模块生成的延迟参数相乘，将相乘得到的信号数据进行截位处理后传输给下一级，直至处理完最后一级信号数据，得到输出信号。

本发明有益效果如下：

本发明实施例提供的采样率转换滤波器及采样率转换实现方法，该滤波器，在滤波模块对输入信号进行滤波后，通过FIFO模块保证信号数据的读写顺序，通过控制模块实现信号数据的控制读写和生成延迟参数，从而可以实现任何可变的小数倍的采样率转换，同时通过在延迟处理模块增加截位处理功能，对相加并与延迟参数相乘后的信号数据进行截位处理，减少信号数据的位宽，从而减少后续相加和相乘时计算的数据量，达到了有效减少数据处理量的目的，降低了系统资源占用量，节约了系统资源。该滤波器能够很好的保证信号数据的时序且容易实现，是一种高效、可靠的采样率转换滤波器，有效的实现了所需要的所有可变小数倍的采样率转换。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为现有技术中小数倍采样率转换滤波器的实现结构图；

图2为本发明实施例中小数倍采样率转换滤波器的实现结构图；

图3为本发明实施例中小数倍采样率转换实现方法的流程图；

图4为本发明实施例中分数倍延迟参数的生成流程图。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

针对现有的Farrow结构的小数倍采样率转换滤波器存在资源浪费和时序不能满足较高要求的问题，本发明实施例提供的小数倍采样率转换滤波器的结构如图2所示，包括：包括滤波模块21、先进先出队列(First Input FirstOutput，FIFO)模块22、控制模块23和延迟处理模块24。

其中，滤波模块21，用于对输入信号进行滤波处理，得到滤波后的各级信号数据。

FIFO模块22，用于在控制模块23的控制下写入滤波后的各级信号数据，以及对滤波后的各级信号数据进行速率和时钟域转换。

控制模块23，用于控制FIFO模块22写入滤波后的各级信号数据，并控制延迟处理模块24读取FIFO模块22转换后的各级信号数据，以及生成延迟参数。

延迟处理模块24，用于读取FIFO模块23转换后的各级信号数据，针对转换后的每级信号数据，与上一级截位处理后信号数据作和，将得到的和与所述延迟参数相乘，将相乘得到的信号数据进行截位处理后传输给下一级，直至处理完最后一级信号数据，得到输出信号。

上述滤波模块21中包括若干子滤波器211，每个子滤波器211均实现对输入信号的滤波处理，得到一级滤波后的信号数据，并将滤波后得到的级信号数据输出给FIFO模块22。

子滤波器211的个数和阶数，根据滤波模块21性能参数确定，性能参数包括通带、阻带、过滤带和带内平坦度等参数。子滤波器211可以采用有限长单位冲激响应(Finite Impulse Response，FIR)滤波器，各子滤波器211可以通过配置不同的子滤波器参数，实现得到不同的滤波后的信号数据。

例如图2中所示的滤波模块21中包括M个子滤波器，其中的子滤波器均为FIR滤波器。优选的，在本发明提供的改进型的Farrow结构中，每个子滤波器都为对称结构，从而可以减少一半乘法器的个数，节省资源，且子滤波器工作在低速率下，能获得较好的滤波效果。

根据图2所示可知，子滤波器211包括若干乘法器、加法器和延时寄存器。其中Z-1所示的即为延时寄存器，三角形的表示乘法器，带加号的圆图表示加法器。每一级乘法器均配置寄存器系数，例如最左边的子滤波器中的寄存器参数可以配置为C_M(0)、C_M(1)、......、C_M(L-1)，......，中间的子滤波器中的寄存器参数可以配置为C₁(0)、C₁(1)、......、C₁(L-1)，最右边的子滤波器中的寄存器参数可以配置为C₀(0)、C₀(1)、......、C₀(L-1)。

上述FIFO模块22，若干FIFO单元221，每个FIFO单元221与滤波模块中的一个子滤波器相连，实现对滤波模块21输出的滤波后的信号的速率和时钟域转换。具体是将输入的低速率低数据速率的信号转换后，输出高数据速率的信号，并完成输入输出时钟域的转换。将转换后的信号(数据)输出给延迟处理模块24。FIFO模块22中FIFO单元221的读写由控制模块23控制完成。

上述控制模块23，具体用于通过写使能信号控制FIFO模块22将滤波后的各级信号数据写入对应的FIFO单元中；以及通过读使能信号控制延迟处理模块24从各FIFO单元中读取转换后的各级信号数据。

上述控制模块23生成延迟参数的过程具体包括：在延迟处理模块每次输出输出信号后，在设置的累加值上加上设置的滤波器的抽取因子作为新的累加值；判断新的累加值是否大于等于设置的滤波器的插值因子；若是，根据所述新的累加值与插值因子的差，确定延迟参数；若否，根据新的累计值确定延迟参数。

上述延迟处理模块24实现将FIFO单元21(具体是各FIFO单元221)输出的数据和控制模块23生成的延迟参数的相乘、截位、相加等操作，最终得到输出信号并输出。如图2中所示的具体包括：与第一级的FIFO单元相连的乘法器和截位处理器，用于将从FIFO单元读取的转换后的信号数据与延迟参数相乘，并对相乘后的信号数据进行截位处理；与中间各级的FIFO单元相连的加法器、乘法器和截位处理，用于将从FIFO单元读取的转换后的信号数据与上一级的截位处理后信号数据作和，并将得到的和与延迟参数相乘，将相乘得到的信号数据进行截位处理后传输给下一级；与最后一级FIFO单元相连的加法器，用于将从FIFO单元读取的转换后的信号数据与上一级的截位处理后信号数据作和，得到输出信号。

使用本发明实施例提供的采样率转换滤波器，实现采样率转换的方法流程如图3所示，执行步骤如下：

步骤S11：滤波模块对输入信号进行滤波处理，得到滤波后的各级信号数据。

滤波模块包括的每个子滤波器分别对输入信号进行滤波处理，得到一级滤波后的信号数据，从而得到滤波后的各级信号数据，滤波模块将滤波后的信号输出给FIFO模块。

滤波模块包括的各滤波器的滤波器参数根据需要可以设置为不同的值，由于后续延迟处理模块对信号数据进行截位处理，会引起信号的增益损失，因此，优选的，可以通过对滤波器的滤波器参数进行补偿，来减少增益损失对信号质量的影响。

步骤S12：控制模块控制FIFO模块写入滤波后的各级信号数据。

如图2中所示，各子滤波器输出的信号数据，控制模块通过写使能信号(W_en)，控制FIFO模块将滤波后的各级信号数据写入对应的FIFO单元中。

步骤S13：FIFO模块对滤波后的各级信号数据进行速率和时钟域转换后，得到转换后的各级信号数据。

控制模块控制FIFO模块对滤波后的信号进行转换，并输出给延迟处理模块。

步骤S14：控制延迟处理模块读取FIFO模块转换后的各级信号数据。

如图2中所示，控制模块通过读使能信号(R_en)，控制延迟处理模块从各FIFO单元中读取转换后的各级信号数据。

步骤S15：控制模块生成延迟参数。

通过FIFO模块保证输入输出数据速率的同时，可以实现信号数据在同一个时钟域或不同时钟域的运算

如图2中所示，控制模块根据输入的插值因子I和抽取因子D生成延迟参数，一般I大于等于D。在延迟处理模块每次输出输出信号后，在设置的累加值上加上设置的滤波器的抽取因子作为新的累加值；并判断新的累加值是否大于等于设置的所述滤波器的插值因子；若是，根据新的累加值与插值因子的差，确定延迟参数；若否，根据新的累计值确定延迟参数。具体参见下面图4的相关描述。

步骤S16：延迟处理模块读取转换后的各级信号数据，进行逐级相乘、截位、相加处理，得到输出信号。

如图2中所示，与第一级的FIFO单元相连的乘法器和截位处理器，将从FIFO单元读取的转换后的信号数据与延迟参数相乘，并对相乘后的信号数据进行截位处理；与中间各级的FIFO单元相连的加法器、乘法器和截位处理，将从FIFO单元读取的转换后的信号数据与上一级的截位处理后信号数据作和，并将得到的和与延迟参数相乘，将相乘得到的信号数据进行截位处理后传输给下一级；与最后一级FIFO单元相连的加法器，将从FIFO单元读取的转换后的信号数据与上一级的截位处理后信号数据作和，得到输出信号。

由于现有技术中延迟处理模块采用的是乘——加——乘......的数据处理程序，这样就会导致乘法器的位宽逐级增加，乘法器不易实现，而本发明中采用乘——截位——加——乘......的数据处理程序，每进行一次乘运算就进行相应的截位运算，保证每次乘法器的位宽都是相同的。从而降低了数据处理量和处理难度，降低了系统资源消耗。

上述步骤S15生成延迟参数的过程如图4所示，包括下列步骤：

步骤S101：参数初始化。

此处初始化的参数包括累加值d_acc、延迟参数uk和使能信号rd_ctrl，这几个参数均初始化为0。

步骤S102：是否检测到延迟处理模块输出输出信号。

每次检测到输出信号输出，认为进入一个新的数据输出周期。

若是，执行步骤S103，否则返回继续执行步骤S102。

步骤S103：在设置的累加值上加上设置的滤波器的抽取因子作为新的累加值。

在新的数据输出周期时，对累加值进行累加计算，在上一次的到的累加值上加上一个抽取因子D，得到新的累计值。即以D为步长进行累加，使d_acc＝d_acc+D。

步骤S104：判断新的累加值是否大于等于设置的滤波器的插值因子。

即判断新的累加值d_acc+D是否大于插值因子I。

若是，执行步骤S105，否则执行步骤S106。

步骤S105：计算新的累加值与插值因子的差。

若步骤S104判断为是时，新的累加值减去插值因子I作为中间结果输出，用于延迟参数的确定。此时使能信号加1，从FIFO模块读取下一个信号数据，进行延迟处理的相关运算。

步骤S106：获取新的累加值。

若步骤S104判断为是时，直接以累积后得到的新的累加值作为中间结果输出，用于延迟参数的确定。此时使能信号不变，读写使能无效，用于上一次读取的信号数据进行延迟处理的相关运算。

步骤S107：确定延迟参数，并输出。

若步骤S104判断为是时，根据新的累加值与插值因子的差确定延迟参数，例如最后得到的延迟参数可以是2*d_acc-I，以满足本发明的改进型Farrow结构的采样率转换滤波器的要求。

若步骤S104判断为否时，根据新的累计值确定延迟参数。

本发明实施例提供的采样率转换滤波器及采样率转换实现方法，由于过滤器每个信号数据输出对应一个延迟参数，因此流程运算是在输出数据速率下完成的。该滤波器在滤波模块对输入信号进行滤波后，通过FIFO模块保证信号数据的读写顺序，通过控制模块实现信号数据的控制读写和生成延迟参数，从而可以实现任何可变的小数倍的采样率转换，同时通过在延迟处理模块增加截位处理功能，对相加并与延迟参数相乘后的信号数据进行截位处理，减少信号数据的位宽，从而减少后续相加和相乘时计算的数据量，达到了有效减少数据处理量的目的，降低了系统资源占用量，节约了系统资源。例如，节省了逻辑资源和乘法器资源，尤其是在子滤波器个数和阶数较大时，节省乘法器资源的作用更加明显，用较少的资源实现较多的功能。

该处理器通过FIFO模块的设置，能够很好的保证信号数据的时序且容易实现，是一种高效、可靠的采样率转换滤波器，有效的实现了所需要的所有可变小数倍的采样率转换。该滤波器时序易于满足要求，控制简单，非常适合硬件(如逻辑可编程控制器FPGA)的高效实现，并且能满足更高的频率要求，能够保证过滤器所需要的性能。对减少芯片的面积和功耗都有一定的帮助。

上述说明示出并描述了本发明的一个优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims

1.一种采样率转换滤波器，其特征在于，包括：滤波模块、先入先出队列FIFO模块、控制模块和延迟处理模块；

2.如权利要求1所述的滤波器，其特征在于，所述滤波模块包括若干子滤波器，其中每个子滤波器配置不同子滤波器系数；

每个所述子滤波器，用于对输入信号进行滤波处理，得到一级滤波后的信号数据。

3.如权利要求1所述的滤波器，其特征在于，所述FIFO模块，具体包括：若干FIFO单元，每个FIFO单元与滤波模块中的一个子滤波器相连；

所述控制模块，具体用于通过写使能信号控制所述FIFO模块将滤波后的各级信号数据写入对应的FIFO单元中；以及通过读使能信号控制所述延迟处理模块从各FIFO单元中读取转换后的各级信号数据。

4.如权利要求1所述的滤波器，其特征在于，所述控制模块，具体用于：

在延迟处理模块每次输出所述输出信号后，在设置的累加值上加上设置的所述滤波器的抽取因子作为新的累加值；

判断所述新的累加值是否大于等于设置的所述滤波器的插值因子；若是，根据所述新的累加值与插值因子的差，确定延迟参数；若否，根据所述新的累计值确定延迟参数。

5.如权利要求1所述的滤波器，其特征在于，所述延迟处理模块，具体包括：

与第一级的FIFO单元相连的乘法器和截位处理器，用于将从FIFO单元读取的转换后的信号数据与所述延迟参数相乘，并对相乘后的信号数据进行截位处理；

与中间各级的FIFO单元相连的加法器、乘法器和截位处理，用于将从FIFO单元读取的转换后的信号数据与上一级的截位处理后信号数据作和，并将得到的和与所述延迟参数相乘，将相乘得到的信号数据进行截位处理后传输给下一级；

与最后一级FIFO单元相连的加法器，用于将从FIFO单元读取的转换后的信号数据与上一级的截位处理后信号数据作和，得到输出信号。

6.一种采样率转换实现方法，其特征在于，包括：

7.如权利要求6所述的方法，其特征在于，所述滤波模块对输入信号进行滤波处理，得到滤波后的各级信号数据，具体包括：

所述滤波模块包括的每个子滤波器分别对输入信号进行滤波处理，得到一级滤波后的信号数据，从而得到滤波后的各级信号数据。

8.如权利要求6所述的方法，其特征在于，所述FIFO模块，具体包括：若干FIFO单元，每一FIFO单元与滤波模块中的一个子滤波器相连；

所述控制模块通过写使能信号控制FIFO模块将滤波后的各级信号数据写入对应的FIFO单元中，以及通过读使能信号控制延迟处理模块从各FIFO单元中读取转换后的各级信号数据。

9.如权利要求6所述的方法，其特征在于，控制模块生成延迟参数，具体包括：

所述控制模块在延迟处理模块每次输出所述输出信号后，在设置的累加值上加上设置的所述滤波器的抽取因子作为新的累加值；

10.如权利要求9所述的方法，其特征在于，延迟处理模块读取转换后的各级信号数据，得到输出信号的过程，具体包括：

与第一级的FIFO单元相连的乘法器和截位处理器，将从FIFO单元读取的转换后的信号数据与所述延迟参数相乘，并对相乘后的信号数据进行截位处理；

与中间各级的FIFO单元相连的加法器、乘法器和截位处理，将从FIFO单元读取的转换后的信号数据与上一级的截位处理后信号数据作和，并将得到的和与所述延迟参数相乘，将相乘得到的信号数据进行截位处理后传输给下一级；

与最后一级FIFO单元相连的加法器，将从FIFO单元读取的转换后的信号数据与上一级的截位处理后信号数据作和，得到输出信号。