CN111865270A - 一种信号延时方法和装置 - Google Patents

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Abstract

本申请公开了一种信号延时方法和装置。接收输入的数字信号，将所述数字信号写入双口内存，记录写数地址，按照设定的第一延时量计算得到双口内存的读数地址，从读数地址读取数据；将读取的所述数据内插提高采样率，按照设定的第二延时量选择抽头抽取数据，将所述数据的采样率恢复到内插前，得到延时后的数据；输出所述延时后的数据。该方法和装置同时实现了信号的大范围和高精度延时。

Description

一种信号延时方法和装置
技术领域
本申请涉及信号延时技术领域，尤其涉及一种兼具大范围和高精度的数字延时方法本。
背景技术
信号在系统传输中，有时需要对信号进行延时操作。最初常见的数字延时方法是采用数字计数器的方式进行延时操作，这种方法可以满足大范围延时的需求，但其精度受限于计数时钟周期。随着超大规模集成电路技术的高速发展，在雷达、通信等各个领域中，许多应用场合需要完成低于一个计数时钟周期的精确延时。能够满足上述需求的常见方案是在数字延时系统中发展出的基于数字锁相环技术的时钟移相式延时方法。这种方法延时精度高，但存在闭环环路锁定时间长、实时延时更新速度慢等缺点，同时无法满足大范围延时的需求。
发明内容
本申请提供了一种信号延时方法和装置，解决了大范围和高精度延时功能兼顾的问题。
本申请一种信号延时方法，包括：
接收输入的数字信号；
将所述数字信号写入双口内存，记录写数地址，按照设定的第一延时量计算得到双口内存的读数地址，从读数地址读取数据；
将读取的所述数据内插提高采样率，按照设定的第二延时量选择抽头抽取数据，将所述数据的采样率恢复到内插前，得到延时后的数据；
输出所述延时后的数据。
本申请还提供了一种信号延时装置，其特征在于，包括输入模块、第一延时模块、第二延时模块和输出模块，
输入模块，用于输入数字信号；
第一延时模块，用于将所述数字信号写入双口内存，记录写数地址，按照设定的第一延时量计算得到双口内存的读数地址，从读数地址读取数据；
第二延时模块，用于将读取的所述数据内插提高采样率，按照设定的第二延时量选择抽头抽取数据，将所述数据的采样率恢复到内插前，得到延时后的数据；
输出模块，用于输出所述延时后的数据。
本发明针对现代雷达、通信等领域对大范围高精度延时操作的需求，提出了一种基于大容量存储器和开环式新型高精度数字延时相结合的方法，根据第一延时量控制双口内存不同地址的读写操作，利用数据内插提高采样率，按照根据第二延时量选择抽头抽取数据，将所述数据的采样率恢复到内插前，得到延时后的数据。该方法和装置既获得了大范围延时，又提高了延时的精度。本申请的方案使用大范围延时操作和高精度数字延时操作相结合的方法，解决了传统方法无法两者兼顾的问题，同时极大地降低了延时系统的体积。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本发明提供的信号延时方法流程示意图；
图2为本发明提供的双口内存延时操作示意图；
图3为本发明提供的内插后抽头延时示意图；
图4为本发明提供的信号延时装置的结构示意图；
图5为本发明提供的第一延时模块和第二延时模块的组成框图；
图6为本申请实施例的虚拟双口RAM的组成框图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
以下结合附图，详细说明本申请各实施例提供的技术方案。
实施例1
下面结合图1来说明本发明信号延时方法。
步骤110：接收输入的数字信号；
接收输入的数字信号，所述数字信号特性包括信号速率、数据位宽等信息。
在接收输入的数字信号之前，还可以先将模拟信号转换成数字信号。模拟数字转换器ADC是常见的模数转换方法。
步骤120：将所述数字信号写入双口内存，记录写数地址，按照设定的第一延时量计算得到双口内存的读数地址，从读数地址读取数据；
进一步，所述第一延时量为双口内存读写时钟周期的正整数倍，写数地址与读数地址之差等于第一延时量。
如图2所示，提供了双口内存延时操作示意图。
将输入的数字信号数据进行写入操作，并实时记录写数地址Write Address(下面简称WA)。然后，令第一延时量为T，T是双口RAM读写时钟周期的整数倍，根据下面延时差值计算公式来实时计算读数地址Read Address(下面简称RA)，计算公式是：
RA＝WA–T (1)
可以看出，当写地址指向地址N时，读地址指向地址(N-T)，在经过时延T之后，读地址才指向地址N，读出的数据相对于写入的时刻而言完成了时延值为T的延时操作。例如，基于DDR3的存储器组具有极大的存储空间，可以实现很大范围的延时操作。
基于双口内存具有极大的存储空间，上述方法可以实现很大范围的延时操作。经过该步骤，完成了精度为一个处理时钟周期、延时范围可达秒级以上的大范围延时操作。
步骤130：将读取的所述数据内插提高采样率，按照设定的第二延时量选择抽头抽取数据，将所述数据的采样率恢复到内插前，得到延时后的数据；
进一步，所述第二延时量为所述提高采样率后采样间隔的正整数倍。
如图3所示，提供了提供的波形数据内插后抽头延时示意图。
首先，将输入波形数据的采样率从2.5GHz内插到10GHz，这样波形数据的每个采样点间隔就达到了100ps，然后按这个间隔的正整数倍进行抽头延时。如设置设第二延时量T’是采样点间隔100ps的正整数倍，同时T’要小于步骤120中的双口内存读写时钟周期。
进行抽头延时前，输入波形数据以D0为起始向后延续。抽头取第二个点D1，以D1为起始向后延续，新形成的波形数据比操作前的波形数据负向延时了一个采样间隔100ps，完成了精度100ps的延时操作。完成抽头延时后的波形再进行抽取操作，将采样率恢复至2.5GHz，得到延时后的数据。
为实施本方法，通过本申请实施例的装置，完成大范围延时后，波形数据进入高精度数字延时模块。这个模块采用内插抽取法进行高精度延时，然后去向高速DAC完成数模转换，恢复成模拟波形输出。
步骤140：输出所述延时后的数据。
在所述输出所述延时后的数据后，将数据经转换成模拟信号。
本实施例中，根据第一延时量控制双口内存不同地址的读写操作；利用数据内插提高采样率，按照根据第二延时量选择抽头抽取数据，将所述数据的采样率恢复到内插前，得到延时后的数据。该方法既获得了大范围延时，又提高了延时的精度。
实施例2
图4展示了一种信号延时的装置，包括输入模块410、第一延时模块420、第二延时模块430和输出模块440，具体如下：
输入模块410，用于输入数字信号；
进一步，在所述输入模块中，还有模数转换模块，用于将输入的模拟信号转换为数字信号并输出到双口内存模块。
作为本申请的最佳实施例，所述输入模块使用高速ADC。
待延时的信号进入高速ADC，高速ADC的工作频率高达2.5GHz，位宽为12bits，采用双通道交织采样的方式完成高速采集，通过高速DDR双沿触发式数据接口将采集的波形数据传输给高性能FPGA。
作为本申请的最佳实施例，所述第一延时模块和第二延时模块使用高速FPGA。其中，
第一延时模块420，用于将所述数字信号写入双口内存，记录写数地址，按照设定的第一延时量计算得到双口内存的读数地址，从读数地址读取数据；
进一步，如图5所示，所述第一延时模块包括双口内存模块512和双口内存读写控制模块511，所述双口内存读写控制模块511控制写入数据到所述双口内存模块512的写数地址，所述双口内存读写控制模块511控制从所述双口内存模块512的读数地址读取数据。第一延时模块在第一延时量控制下，生成大范围延时波形数据，输入第二延时模块。
第二延时模块430，用于将读取的所述数据内插提高采样率，按照设定的第二延时量选择抽头抽取数据，将所述数据的采样率恢复到内插前，得到延时后的数据；
进一步，如图5所示，所述第二延时模块包括内插滤波模块521、抽头延时模块522和抽取模块523，所述内插滤波模块521用于将数据内插提高采样率，所述抽头延时模块522用于按提高采样率后时间间隔精度对所述数据按照第二延时量进行延时，所述抽取模块523用于抽取延时后的数据。第二延时模块在第二延时量控制下，生成高精度延时波形数据，进入输出模块。
高性能FPGA具有基于28nm逻辑工艺生产制造，具有许多优良的性能：
FPGA接口速率理论上可以达到1GHz@DDR，实际工程上可以稳定工作在800MHz@DDR，完全可以对接所使用的大容量存储器。FPGA由于采用28nm逻辑工艺，使得其内部时钟网络可以工作在最高800MHz的时钟速率，即使附加上组合逻辑引入的延时，也可以很方便的实现超高速单路数据速率。
FPGA内部集成有高性能的数字信号处理模块DSP48E1，最高可达600MHz的工作速率使其很方便的处理超高速率数据。DSP48E1内部集成有1个25x18的乘法器、1个48bits的逻辑单元等高性能数字处理部件，可以方便的实现数字加乘、数字滤波等处理。
本申请实施例使用的Virtex7系列的FPGA还具有丰富的可编程逻辑资源和接口，在逻辑控制上完全满足使用要求。输出模块440，用于处理所述延时后的数据，输出模拟信号。
进一步，在所述输出模块中，还有数模转换模块，用于将所述延时后的数据转换为模拟信号并输出。
作为本申请的最佳实施例，所述输出模块使用高速DAC。
高速DAC芯片的工作频率同样也高达2.5GHz，位宽为12bits。芯片本身是双通道输入，经过芯片内部的升速模块将两路低速数据合成一路高速数据，再经过内部高速数模转换模块转换为模拟信号输出。本实施例中，提供了输入模块、第一延时模块、第二延时模块和输出模块。该装置既有助于获得大范围延时，同时提高了延时的精度。
如果先使用数字计数器方法实现一个大范围延时硬件系统，再使用数字锁相环方法实现一个高精度延时硬件系统，把两个硬件系统级联来实现大范围高精度延时系统，会导致构建结构复杂、系统庞大笨重，可用性差。因此本申请方案使用大范围数据延时结合小范围高精度差值的技术手段，方案简单、易于集成。优选地，本申请的装置可将高速ADC、高性能FPGA、大容量存储器、高速DAC集成在一套小型板卡中，本申请的最佳实施例使用是3U尺寸的CPCI标准通用板卡，体积很小，使用方便。
图6为本申请实施例的虚拟双口RAM的组成框图。
作为本申请的最佳实施例，所述第一延时模块采用大容量存储器。
为实施本申请步骤120，通过采样率2.5GHz的高速ADC进行模数转换的波形数据输入FPGA，进行缓存。缓存单元是一个大容量的双口RAM。这个双口RAM底层基于DDR3存储器组，通过专用驱动模块完成对DDR3的存取、刷新等操作。相对于对双口RAM进行控制的模块而言，DDR3是透明的。
虚拟双口RAM的组成框图如图6所示，大容量存储器使用DDR3芯片组，采用位扩展的方式进行处理，使用8颗粒DDR3，每4颗粒DDR3为一组进行位扩，共分2组。
需要进行大范围高精度延时的信号通过高速ADC采集后转化为数字波形数据，传输给高性能FPGA。FPGA首先使用“双口RAM读写地址差值法”进行大范围延时。FPGA在内部建立“虚拟双口RAM”式的DDR3控制模块，完成对DDR3的存取控制操作，并将DDR3的刷新等必要操作在上层控制中进行透明化处理。FPGA将输入的波形数据存入双口RAM，并实时记录写数地址，然后按设定的延时量根据延时差值计算公式实时计算得到双口RAM的读数地址，接着进行波形数据的读取操作，这样完成了精度为一个处理时钟周期、延时范围可达秒级以上的大范围延时操作。
作为本申请的最佳实施例，所述第二延时模块为一开环式、新型高精度数字延时模块。
大范围延时操作输出的波形数据进入高精度数字延时模块。这种新型高精度数字延时方法没有闭环环路，实时响应延时量。首先采用内插的方法把波形数据采样频率提升至10GHz，然后采用抽头延时的方法，按10GHz的周期即100ps的高精度进行抽头延时。延时后的波形数据再进行抽取，还原至2.5GHz的采样频率，最后通过高速DAC把大范围高精度延时处理过的波形数据转换为模拟波形发出，完成整个延时操作。
本发明针对现代雷达、通信等领域对大范围高精度延时操作的需求，提出了一种基于大容量存储器和开环式新型高精度数字延时相结合的方法，在同时获得大范围延时和高精度延时的效果下，将延时系统体积做到非常小，提高了产品可用性。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种信号延时方法，其特征在于，包括：
接收输入的数字信号；
将所述数字信号写入双口内存，记录写数地址，按照设定的第一延时量计算得到双口内存的读数地址，从读数地址读取数据；
将读取的所述数据内插提高采样率，按照设定的第二延时量选择抽头抽取数据，将所述数据的采样率恢复到内插前，得到延时后的数据；
输出所述延时后的数据。
2.根据权利要求1所述的信号延时方法，其特征在于，所述第一延时量为双口内存读写时钟周期的正整数倍，写数地址与读数地址之差等于第一延时量。
3.根据权利要求1所述的信号延时方法，其特征在于，所述第二延时量为所述提高采样率后采样间隔的正整数倍。
4.根据权利要求1所述的信号延时方法，其特征在于，在所述接收输入的数字信号前，先将模拟信号转换成数字信号。
5.根据权利要求1所述的信号延时方法，其特征在于，在所述输出所述延时后的数据后，将数据经转换成模拟信号。
6.一种信号延时装置，其特征在于，包括输入模块、第一延时模块、第二延时模块和输出模块，
输入模块，用于输入数字信号；
第一延时模块，用于将所述数字信号写入双口内存，记录写数地址，按照设定的第一延时量计算得到双口内存的读数地址，从读数地址读取数据；
第二延时模块，用于将读取的所述数据内插提高采样率，按照设定的第二延时量选择抽头抽取数据，将所述数据的采样率恢复到内插前，得到延时后的数据；
输出模块，用于输出所述延时后的数据。
7.根据权利要求6所述的信号延时装置，其特征在于，所述第一延时模块包括双口内存模块和双口内存读写控制模块，所述双口内存读写控制模块控制写入数据到所述双口内存模块的写数地址，所述双口内存读写控制模块控制从所述双口内存模块的读数地址读取数据。
8.根据权利要求6所述的信号延时装置，其特征在于，所述第二延时模块包括内插滤波模块、抽头延时模块和抽取模块，所述内插滤波模块用于将数据内插提高采样率，所述抽头延时模块用于按提高采样率后时间间隔精度对所述数据延时，所述抽取模块用于抽取延时后的数据。
9.根据权利要求6所述的信号延时装置，其特征在于，在所述输入模块中，还有模数转换模块，用于将输入的模拟信号转换为数字信号并输出到双口内存模块。
10.根据权利要求6所述的信号延时装置，其特征在于，在所述输出模块中，还有数模转换模块，用于将所述延时后的数据转换为模拟信号并输出。
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